실리카질 막의 제조 방법 및 이 제조 방법에 의하여 제조된실리카질 막이 부착된 기판

일반적으로 반도체 장치와 같은 전자 디바이스에 있어서는 반도체 소자, 예를 들면 트랜지스터, 저항, 및 그 외의 것이 기판 상에 배치되어 있지만, 이들은 전기적으로 절연되어 있을 필요가 있다. 따라서, 이들 소자 사이에는 소자를 분리하기 위한 영역이 필요하고, 이것을 아이솔레이션 영역이라고 부른다. 종래에는 이 아이솔레이션 영역을 반도체 기판의 표면에 선택적으로 절연막을 형성시킴으로써 행하는 것이 일반적이었다. 한편, 전자 디바이스의 분야에서는 최근, 고밀도화, 및 고집적화가 진행되고 있다. 이러한 고밀도 및 고집적도화가 진행되면, 필요한 집적도에 적합한, 미세한 아이솔레이션 구조를 형성시키는 것이 곤란하고, 그러한 요구에 합치한 새로운 아이솔레이션 구조가 요구된다. 그러한 것으로서, 트렌치·아이솔레이션 구조를 들 수 있다. 이 구조는 반도체 기판의 표면에 미세한 홈을 형성시키고, 그 홈의 내부에 절연물을 충전하여, 홈의 양측에 형성되는 소자의 사이를 전기적으로 분리하는 구조이다. 이러한 소자 분리를 위한 구조는 종래 방법과 비교하여 아이솔레이션 영역을 좁게 할 수 있기 때문에, 작금 요구되는 고집적도를 달성하기 위해서 유효한 소자 분리 구조이다. 이러한 트렌치·아이솔레이션 구조를 형성시키기 위한 방법으로서, CVD법이나 고밀도 플라즈마 CVD법을 들 수 있다(예를 들면, 특허문헌 1 참조). 그러나, 이러한 방법에 의하면, 작금 요구되는 예를 들면 1OOnm 이하의 미세한 홈 안을 매설 사용으로 하는 경우에, 홈 내에 보이드(void)가 형성되는 경우가 있었다. 이러한 구조 결함은 기판의 물리적 강도나 절연 특성을 손상하는 원인이 된다. 또한, 한편으로, 트렌치 홈의 매설성을 개량하기 위해서, 수산화실리콘을 용액으로서 도포한 후, 형성된 도막을 열처리하여 이산화실리콘으로 전화(轉化)시키는 방법도 검토되어 있다(예를 들면, 특허문헌 1 참조). 그러나, 이 방법에서는 수산화실리콘이 이산화실리콘으로 전화할 때에 부피 수축이 일어나 균열이 발생하는 경우가 있었다. 그러한 균열을 억제하기 위한 방법으로서, 수산화실리콘 대신에 폴리실라잔을 사용하는 방법도 검토되어 있다(예를 들면, 특허문헌 1 및 2). 이들의 방법에서는 이산화실리콘으로 전화될 때의 부피 수축이 보다 작은 폴리실라잔을 사용함으로써, 부피 수축에 기인하는 균열을 방지하고자 하는 것이다. 폴리실라잔을 포함하는 조성물을 도포하여 홈을 매설한 후에 산화분위기에서 처리하여, 고순도이고 또한 치밀한 이산화규소를 형성시켜 트렌치·아이솔레이션 구조를 형성시키는 방법은 조성물의 침투성이 우수하기 때문에 보이드가 발생하기 어렵다는 이점이 있다. 그러나, 본 발명자들의 검토에 따르면, 이러한 트렌치·아이솔레이션 구조에 있어서는 폴리실라잔이 이산화규소로 전화하여 실리카질 막이 형성될 때에, 도막의 표면 부분과 트렌치 내부에서 반응 조건이 미묘하게 다르기 때문에, 실리카질 막의 막질이 트렌치의 내부와 외부에서, 또는 홈 내의 깊이에 따라서 다르고, 에칭 레이트(etching rate)가 균일하게 되지 않는다는 문제가 있음을 알았다. 이러한 문제는 디바이스 설계 및 프로세스 설계의 제한으로부터 요구되는 저온 처리를 한 경우에 현저하며, 특히 큰 모양비의 트렌치부에서 에칭 레이트가 커지는 현상으로서 발현한다. 특허문헌 1: 특허 제3178412호(단락 0005 내지 0016) 특허문헌 2: 일본 공개특허공보 제(평)2001-308090호 특허문헌 3: 일본 공개특허공보 2002-88156호