클럭 리커버리 회로 및 통신 디바이스

[청구항 1] 데이터 신호에 대한 클럭 신호의 타이밍을 조정하는 클럭 리커버리 회로에 있어서, 직렬로 접속되고, 제1 지연량으로 상기 데이터 신호를 순차 지연시키는 복수단의 제1 가변 지연 소자와, 직렬로 접속되고, 상기 제1 지연량보다 큰 제2 지연량으로, 기준 클럭 발생 회로가 발생한 상기 클럭 신호를 순차 지연시키는 복수단의 제2 가변 지연 소자와, 상기 복수단의 제1 가변 지연 소자의 각각에 의해 지연된 복수의 상기 데이터 신호의 각각을, 상기 복수단의 제1 가변 지연 소자의 각각과 동일단의 상기 제2 가변 지연 소자에 의해 지연된 상기 클럭 신호에 의해 샘플링하는 복수의 타이밍 컴퍼레이터와, 연속하는 2개의 상기 타이밍 컴퍼레이터의 각각의 2개의 상기 샘플링 결과를 1조로 하여, 복수의 상기 샘플링 결과의 조를 각각 배타적 논리합 연산하는 복수의 eor 회로와, 상기 복수의 eor 회로의 각각의 연산 결과에 기초하여, 상기 데이터 신호에 대한 상기 기준 클럭 발생 회로가 발생하는 상기 클럭 신호의 상기 타이밍을 판단하는 타이밍 판단부와, 상기 타이밍 판단부의 판단 결과에 기초하여, 상기 기준 클럭 발생 회로가 발생한 상기 클럭 신호를 지연시키는 리커버리 가변 지연 회로 를 포함하는 클럭 리커버리 회로 [청구항 2] 제1항에 있어서,상기 타이밍 판단부는, 상기 복수의 eor 회로 중에서 상기 2개의 샘플링 결과가 서로 다른 것을 나타내는 논리값을 출력한 상기 eor 회로가 배타적 논리합 연산에 이용한 상기 샘플링 결과를 샘플링한 상기 타이밍 컴퍼레이터가 수취한 상기 클럭 신호의 타이밍을, 상기 데이터 신호의 에지로서 검출하는 것에 의해, 상기 데이터 신호에 대한 상기 기준 클럭 발생 회로가 발생하는 상기 클럭 신호의 상기 타이밍판단하는클럭 리커버리 회로. [청구항 3] 제1항에 있어서,상기 복수의 타이밍 컴퍼레이터는,지연된 시간이 제1 지연 시간 이하인 상기 클럭 신호에 기초하여 상기 데이터 신호를 샘플링하는 복수의 상기 타이밍 컴퍼레이터의 집합인 제1 타이밍 컴퍼레이터군과,지연된 시간이 제2 지연 시간 이상인 상기 클럭 신호에 기초하여 상기 데이터 신호를 샘플링하는 복수의 상기 타이밍 컴퍼레이터의 집합인 제2 타이밍 컴퍼레이터군을 포함하고,상기 복수의 eor 회로는,상기 제1 타이밍 컴퍼레이터군이 포함하는 상기 복수의 타이밍 컴퍼레이터의 샘플링 결과를 배타적 논리합 연산에 이용한 복수의 상기 eor 회로의 집합인 제1 eor 회로군과,상기 제2 타이밍 컴퍼레이터군이 포함하는 상기 복수의 타이밍 컴퍼레이터의 샘플링 결과를 배타적 논리합 연산에 이용한 복수의 상기 eor 회로의 집합인 제2 eor 회로군을 포함하고,상기 타이밍 판단부는,상기 제1 eor 회로군이 포함하는 상기 복수의 eor 회로의 연산 결과를 논리합 연산하는 제1 or 회로와,상기 제2 eor 회로군이 포함하는 상기 복수의 eor 회로의 연산 결과를 논리합 연산하는 제2 or 회로를 포함하고,상기 리커버리 가변 지연 회로는, 상기 제1 or 회로 및 상기 제2 or 회로의 출력에 기초하여, 상기 기준 클럭 발생 회로가 발생한 상기 클럭 신호의 지연량변화시키는클럭 리커버리 회로. [청구항 4] 제3항에 있어서,상기 복수의 타이밍 컴퍼레이터는, 지연된 시간이 상기 제1 지연 시간보다 크고 상기 제2 지연 시간보다 작은 상기 클럭 신호에 기초하여 상기 데이터 신호를 샘플링하는 복수의 상기 타이밍 컴퍼레이터의 집합인 제3 타이밍 컴퍼레이터군을 더 포함하고,상기 복수의 eor 회로는, 상기 제3 타이밍 컴퍼레이터군이 포함하는 상기 복수의 타이밍 컴퍼레이터의 샘플링 결과를 배타적 논리합 연산에 이용한 복수의 상기 eor 회로의 집합인 제3 eor 회로군을 더 포함하고,상기 타이밍 판단부는, 상기 제3 eor 회로군이 포함하는 상기 복수의 eor 회로의 연산 결과를 논리합 연산하는 제3 or 회로를 더 포함하고,상기 리커버리 가변 지연 회로는, 상기 제3 or 회로가 논리합 「1」을 출력한 경우에, 상기 기준 클럭 발생 회로가 발생한 상기 클럭 신호의 지연량변화시키지 않는클럭 리커버리 회로. [청구항 5] 제3항에 있어서,상기 타이밍 판단부는, 상기 복수의 타이밍 컴퍼레이터의 각각이, 상기 복수의 데이터 신호의 각각을 상기 복수의 클럭 신호의 각각의 타이밍에서 샘플링하는 동작을 복수회 행하고, 상기 복수의 eor 회로의 각각이 배타적 논리합 연산을 복수회 행하고, 상기 제1 or 회로 및 상기 제2 or 회로의 각각이 논리합 연산을 복수회 행하는 경우에, 상기 제1 or 회로 및 상기 제2 or 회로의 각각이 논리값 「1」을 출력하는 회수를 카운트하는 카운터를 더 포함하고,상기 리커버리 가변 지연 회로는, 상기 카운터의 카운트값에 기초하여, 상기 기준 클럭 발생 회로가 발생한 상기 클럭 신호의 지연량변화시키는클럭 리커버리 회로. [청구항 6] 제1항에 있어서,상기 복수단의 제1 가변 지연 소자와 동일한 지연 특성을 포함하며, 직렬로 접속되고, 상기 기준 클럭 발생 회로가 발생한 상기 클럭 신호를 순차 지연시키는 복수단의 제3 가변 지연 소자와,상기 복수단의 제3 가변 지연 소자에 병렬로 접속되고, 상기 기준 클럭 발생 회로가 발생한 상기 클럭 신호를 지연시키는 제4 가변 지연 소자와,상기 복수단의 제3 가변 지연 소자에 의해 지연된 상기 클럭 신호의 위상을, 상기 제4 가변 지연 소자에 의해 지연된 상기 클럭 신호의 위상과 비교하는 위상 비교기와,상기 위상 비교기의 비교 결과에 기초하여, 상기 복수단의 제3 가변 지연 소자에 의해 지연된 상기 클럭 신호의 위상, 및 상기 복수단의 제1 가변 지연 소자에 의해 지연된 상기 데이터 신호의 위상을, 상기 제4 가변 지연 소자에 의해 지연된 상기 클럭 신호의 소정 사이클 후의 위상과 같아지도록 하기 위해, 상기 복수단의 제3 가변 지연 소자의 지연량, 및 상기 복수단의 제1 가변 지연 소자의 지연량을 제어하는 제1 지연량 제어부더 포함하는클럭 리커버리 회로. [청구항 7] 제1항에 있어서,상기 복수단의 제2 가변 지연 소자와 동일한 지연 특성을 포함하며, 직렬로 접속되고, 상기 기준 클럭 발생 회로가 발생한 상기 클럭 신호를 순차 지연시키는 복수단의 제5 가변 지연 소자와,상기 복수단의 제5 가변 지연 소자에 병렬로 접속되고, 상기 기준 클럭 발생 회로가 발생한 상기 클럭 신호를 지연시키는 제6 가변 지연 소자와,상기 복수단의 제5 가변 지연 소자에 의해 지연된 상기 클럭 신호의 위상을, 상기 제6 가변 지연 소자에 의해 지연된 상기 클럭 신호의 위상과 비교하는 위상 비교기와,상기 위상 비교기의 비교 결과에 기초하여, 상기 복수단의 제5 가변 지연 소자에 의해 지연된 상기 클럭 신호의 위상, 및 상기 복수단의 제2 가변 지연 소자에 의해 지연된 상기 클럭 신호의 위상을, 상기 제6 가변 지연 소자에 의해 지연된 상기 클럭 신호의 소정 사이클 후의 위상과 같아지도록 하기 위해, 상기 복수단의 제5 가변 지연 소자의 지연량, 및 상기 복수단의 제2 가변 지연 소자의 지연량을 제어하는 제2 지연량 제어부더 포함하는클럭 리커버리 회로. [청구항 8] 제1항에 있어서,상기 복수의 타이밍 컴퍼레이터의 각각은,해당 타이밍 컴퍼레이터가 수취한 상기 클럭 신호에 기초하여, 상기 제1 가변 지연 소자로부터 수취한 상기 데이터 신호를, 기생 용량에 의해 래치하여 출력하는 다이나믹 d 플립플롭 회로와,해당 타이밍 컴퍼레이터가 수취한 상기 클럭 신호를 소정 시간 지연시키는 버퍼와,상기 버퍼에 의해 지연된 상기 클럭 신호에 기초하여, 상기 다이나믹 d 플립플롭 회로가 출력한 출력 신호를 래치하여 출력하는 d 플립플롭 회로포함하는클럭 리커버리 회로. [청구항 9] 데이터 신호를 클럭 신호에 동기하여 처리하는 통신 디바이스에 있어서, 상기 클럭 신호를 발생하는 기준 클럭 발생 회로와, 상기 데이터 신호에 대한 상기 클럭 신호의 타이밍을 조정하는 클럭 리커버리 회로와, 상기 데이터 신호를 상기 클럭 신호에 동기하여 처리하는 수신단 로직 회로 를 포함하고, 상기 클럭 리커버리 회로는, 직렬로 접속되고, 제1 지연량으로 상기 데이터 신호를 순차 지연시키는 복수단의 제1 가변 지연 소자와, 직렬로 접속되고, 상기 제1 지연량보다 큰 제2 지연량으로, 기준 클럭 발생 회로가 발생한 상기 클럭 신호를 순차 지연시키는 복수단의 제2 가변 지연 소자와, 상기 복수단의 제1 가변 지연 소자의 각각에 의해 지연된 복수의 상기 데이터 신호의 각각을, 상기 복수단의 제1 가변 지연 소자의 각각과 동일단의 상기 제2 가변 지연 소자에 의해 지연된 상기 클럭 신호에 의해 샘플링하는 복수의 타이밍 컴퍼레이터와, 연속하는 2개의 상기 타이밍 컴퍼레이터의 각각의 2개의 상기 샘플링 결과를 1조로 하여, 복수의 상기 샘플링 결과의 조를 각각 배타적 논리합 연산하는 복수의 eor 회로와, 상기 복수의 eor 회로의 각각의 연산 결과에 기초하여, 상기 데이터 신호에 대한 상기 기준 클럭 발생 회로가 발생하는 상기 클럭 신호의 상기 타이밍을 판단하는 타이밍 판단부와, 상기 타이밍 판단부의 판단 결과에 기초하여, 상기 기준 클럭 발생 회로가 발생한 상기 클럭 신호를 지연시키는 리커버리 가변 지연 회로 를 포함하는 통신 디바이스