교류고체 릴레이회로 및 다이리스터 구조

[청구항 2] 제1항에 있어서,상기제1 및 제2제어회로는 각각이 출력회로를 갖고 있는 제1 및 제2제어트랜지스터 및 도통 및 비도통 상태사이에 각 제어회로를 스위치하도록 동작하는 트랜지스터 제어회로를 포함하며 또한 제1및 제2캐패시터 분배기를 더 포함하며 상기 제1 및 제2트랜지스터 출력회로는 각각 상기 제1 및 제2다이리스터 중의 하나의 상기 게이트 회로와 상기 애노우드 전극사이에 접속되며 이에 의해 상기 제1 또는 제2트랜지스터 출력회로가 도통상태일때 각각 상기 제1 또는 제2다이리스터중 하나는 상기 제1표면의 조광에 응하여 파이어링되지 않으며, 상기 제1 및 제2캐패시터 분배기는 상기 교류 단자쌍을 가로질러 접속되며 각 제어트랜지스터의 상기 제어회로에 접속된 캐패시터들 사이의 각 노드를 갖임에 의해 교류 전압이 소정 윈도우전압을 초과할때 상기 노드의 전압은 상기 교류단자쌍 사이의 전압이 각각 상기 다이리스터 중의 하나가 턴온하는 것을 방지할 수 있는 소정치를 초과하는 동안 각 트랜지스터를 도통상태로 하여 금급상승과도 펄스는 과도상태의 높은 dv/dt 펄스에 의해 상기 다이리스터의 턴온을 방지하기 위하여 이 기간동안 상기 트랜지스터를 턴온시키는것을특징으로 하는고체릴레이. [청구항 3] 제2항에 있어서,상기제1 및 제2제어회로는 또한 각각 상기 제1 및 제2캐패시터 분배기의 상기 노도로부터 각각 상기 제1 및 제2다이리스터의 애노우드 전극으로 각각 접속되어 있는 제1및제2제너다이오드포함하는것을특징으로 하는고체 릴레이. [청구항 4] 제2항 및 3항에 있어서,및 제2다이리스터의 상기 게이트 회로와 각각 상기 제1 및 제2다이리스터의 애노우드 전극사이에 접속된 제1및제2저항포함하는것을특징으로 하는고체 릴레이. [청구항 5] 제2항 및 3항에 있어서,상기제1 및 제2트랜지스터는 mosfet이며 상기 트랜지스터 제어회로는상기트랜지스터의게이트회로포함하는것을특징으로 하는고체 릴레이. [청구항 6] 제5항에 있어서,및 제2캐패시터 분배기 각각의 상기 제2캐패시터는 각각 상기 제1및제2트랜지스터의분포캐패시터인것을특징으로 하는고체 릴레이. [청구항 7] 제1항 내지 6항중 어느 하나에 있어서,및 제2칩 및 상기 발광다이오드를 장착시키기 위한 전기적인 절연 및 열적도통인 세라믹기판을 포함하며 상기 제1 및 제2칩과 상기 발광다이오든 상기 기판의 동일표면에 서로 간격을 가지고 고정되어 있으며 상기 발광다이오드는 반파표면으로부터 출력된 빛의 반사에 의해 상기 제1및 제2칩의 조광을 가능하게 하는위치에있는것을특징으로 하는고체 릴레이. [청구항 8] 제1항내지 7항중어느하나에 있어서 더우기 각 칩의 상기 제1표면은 한 도전형 접합-수신표면, 각각이 상기 표면내에 측발향으로 서로 간격을 가지고 형성되어 있는 다른 도전형의 애노우드 영역과 상기 다른 도전형의 베이스영역, 상기 베이스 영역내에 전체가 포함되며 상기 표면으로부터 그 안으로 뻗어 있는 상기 한 도전형의 에미트 영역으로 구성되며, 상기 애노우드 및 캐소드 전극은 각각 상기 애노우드 및 에미터 영역에 접속되며 상기 애노우드 영역은 순방향 전압강하를 감소시키고 광감도를 증가시키도록 상기 베이스 영역보다더고밀도도우프되는것을특징으로 하는고체릴레이. [청구항 9] 제1항 내지 7항중 어느하나에 있어서,칩의 상기 제1표면은 한 도전형의 접합-수신표면, 각각이 상기 표면내에 측방향으로 서로 간격을 가지고 형성되어 있는 다른 도전형의 애노우드 영역과 상기 다른 도전형의 베이스 영역, 상기 베이스 영역내에 전체가 포함되며 상기 표면으로 부터 그안으로 뻗어 있는 상기 한 도전형 에미터 영역으로 구성되며, 상기 애노우드 및 캐소드 전극은 각각 상기 애노우드 및 에미터 영역에 접속되며 상기 에미터 영역은 상기 방사수단으로부터의 방사에 의해 턴온하는 상기 횡다이리스터의 방사감도를 증가시키도록 얇은 산화층을 통하여 확산에 의해 얻어지는 한 레벨의 상기 표면에비교적저밀도도우프되는것을특징으로 하는고체릴레이. [청구항 10] 제8항 또는 9항에 있어서,상기 표면내에 형성되고 상기 애노우드와 베이스 영역사이에 횡으로 간격을 둔 다른 도전형의 가아드링을 다시 포함하며 상기 가아드링은 상기 캐소드와 애노우드 전극과 접촉하고 상기 전극들에 대해전기적부유하는것을특징으로 하는고체릴레이. [청구항 11] 제1항 내지 7항중 어느하나에 있어서,칩의 제1표면은 한도전형의 접합내장표면, 다른 하나와 횡으로 거리를 두고 상기 표면내에 각각 형성된 다른 도전형의 애노우드 영역 및 상기 다른 도전형의 베이스영역, 상기 베이스영역에 전적으로 포함되어 형성되고 상기 표면으로부터 그 안에 뻗어있는 상기 한도전형의 에미터영역, 상기 매노우드 및 에미터 영역에 각각 접속된 애노우드 및 캐소드 전극, 및 상기 표면에 형성되고 상기 베이스 영역을 에워싸고 횡으로 거리를 둔 상기 다른도전형의보조영역구성되는것을특징으로 하는고체릴레이. [청구항 12] 제8항 내지 11항중 어느 하나에 있어서,상기 베이스 영역은 상기 표면에 단자접속되는 연장된 형상을 가지며 상기 에미터 영역을 상기 베이스 영역내에 포함된 적어도 하나의 직사각형 형상을 포함하고, 상기 애노우드영역은 손가락모양의 패턴을 가지며 그 핑거들은상기베이스영역둘러싸는것을특징으로 하는고체릴레이. [청구항 13] 제11항에 있어서,상기 보조영역을 상기 캐소드 전극에 각각 접속하는 것을 특징으로 하는수단다시포함하는것을특징으로 하는고체릴레이. [청구항 15] 제14항에 있어서,애노우드 영역은 순방향 전압강하를 감소시키고 광감도를 증가시키기 위하여 상기 베이스 영역보다더욱고밀도도우프되는것을특징으로 하는다이리스터. [청구항 16] 제14항 또는 15항에 있어서,에미터 영역은 상기 표면에 비교적 저밀도로 도우프되고 박막산화물층을 통해 확산에 의해 얻어지는표면농도갖는것을특징으로 하는다이리스터. [청구항 17] 제14항, 15항 및 16항중 어느 하나에 있어서,도전형의 가아드링은 상기 표면내로 형상되고 상기 애노우드와 베이스 영역으로부터 횡으로 간격을 두고 그 사이에 배치되어 있으며, 상기 가아드링은 상기 캐소드 및 애노우드 전극과 접촉되고 상기 전극들에 대해 전기적으로부유되는것을특징으로 하는다이리스터. [청구항 18] 제17항에 있어서,상기 에미터영역, 베이스영역 및 가아드링은 함께 연장된 부분을 갖는 비교적 얇은영역들인것을특징으로 하는횡 다이리스터. [청구항 19] 제14항 내지 18항중 어느하나에 있어서,상기 보조영역을 상기 캐소드 전극에 저항적으로 연결시키기 위한수단포함하는것을특징으로 하는다이리스터. [청구항 21] 제20항에 있어서,애노우드 영역은 상기 기판 표면내로 뻗어있고 상기 베이스 영역의 인접한 한 끝에 배치된 상기 다른 도전형의 확대영역으로부터 뻗어있는 평행의 길게 연장된핑거들이루어지는것을특징으로 하는다이리스터. [청구항 22] 제20항 또는 21항에 있어서,상기 기판내로 뻗어있고 주위를 둘러싸는 상기 다른 도전형의 다수의 보조영역을 포함하며 상기 보조영역들을 길게 연장된 면과 상기 베이스 영역의 각면의 일단으로부터 횡으로 거리를 두고 떨어져 있으며 그들의 각각의 베 이시들과 그와 결합된 상기 길게 연장된애노우드영역사이배치되어있는것을특징으로 하는다이리스터. [청구항 23] 제22항에 있어서,다수의 보조영역들은 상기 베이스 영역의 인접한 일단에 배치된 상기 다른도전형의확대영역있는것을특징으로 하는다이리스터. [청구항 24] 제20항에 있어서,연장된 애노우드 영역과 다수의 베이스 영역들은 상기 한 도전형의 재료의 연속적으로 길게 연장된 꾸불꾸불한 스트립에 의해서로분리된것을특징으로 하는다이리스터. [청구항 25] 제24항에 있어서,연장된 꾸불꾸불한 스트립과 함께 연장되고 그의 중앙으로 배치되며 상기 기판 표면내로 뻗어있는 상기 다른도전형의가아드링포함하는것을특징으로 하는다이리스터. [청구항 26] 제24항 또는 25항에 있어서,서로 간격을 두고 배치되어 있고 상기 길게 연장된 꾸불꾸불한 스트립의 대향단과 함께 연장되어 있는 제1및제2전계판포함하는것을특징으로 하는다이리스터. [청구항 27] 제20항 내지 26항중 어느하나에 있어서,상기 최소한제1 및 제2베이스 영역에 대한 각각의 제어트랜지스터를 포함하며, 각각의 상기 제어트랜지스터는 상기 기판으 표면내로 간격을 두어 뻗어있는 소오스 및 드레인 영역으로 구성되어 그들 각각의 상기 베이스 영역과 횡으로 간격을 두어 떨어져 있으며, 접촉수단이 상기 기판위에 지지되어 상기 베이스 영역을 상기 각각의 제어트랜지스터의 드레인 영역에 전기적으로 접속하며, 상기 각각의 제어트랜지스터의 드레인 영역은 상기 캐소드 접점에 접속되며, 각각의 게이트 절연층은 상기 각각의 제어트랜지스터의 상기 소오스와 드레인 영역사이의 공간에 있어상기기판위있는것을특징으로 하는다이리스터. [청구항 28] 제27항에 있어서,상기 기판위에 형성되고 상기 애노우드와 캐소드 접점사이에 직렬로 접속되며 용량성분 할기를 한정하는 제1 및 제2캐패시터를 포함하며, 상기 제어트랜지스터의 상기 게이트 전극수단은 상기 제1 및 제2캐패시터 사이의 노우드에 접속되고, 상기 제1및 제2캐패시터는 상기 게이트 전극수단과 상기 기판사이의 상기 애노우드와 캐소드 접점사이에 극히 미소한 전압만을 인가하기 위한 사이즈로 되어 있으며 이에 의해 게이트 절연층은 대략 0.1미크론 정도로 매우 얇게 될 수있는것을특징으로 하는다이리스터. [청구항 29] 제28항에 있어서,상기 제1캐패시터는 분배된 용량이고 상기 제2캐패시터는 상기 기판에 있는 캐패시터접합 및 상기 캐패시터 접합위에 있는 캐패시터 전극으로 이루어지며, 상기 캐패시터는상기애노우드접점연결되는것을특징으로 하는다이리스터. [청구항 30] 제29항에 있어서,제너다이오드 수단은 상기 기판 위에 형성되며 상기 제1및제2캐패시터와상기캐소드전극사이의상기노우드사이접속된것을특징으로 하는다이리스터. [청구항 31] 제27항 내지 30항의 어느 하나에 있어서,테그랄 레지스터 수단이 상기 각각의 제어트랜지스터의 소오스 및 드레인 영역을 가로질러 접속되어 있고, 상기 레지스터 수단은 상기 기판의 소정영역 위에 부착된 폴리실리콘의 스트립을 포함하며, 이산화 실리콘층이 상기 기판의 소정영역과 상기 폴리실리콘의 스트립 사이에 배치되어 상기 레지스터가 상기 기판에서의 기생전류로부터 전기적으로 분리되며, 제1 및 제2단자는 상기 펄리실리콘 스트립 위에 간격을 둔 점들로부터 뻗어있고, 상기 제1단자는 상기 베이스에 접속된 각각의 상기 접촉수단에 접속되며, 상기 제2단자는상기캐소드접점각각접속된것을특징으로 하는다이리스터.