낸드형 비휘발성 기억 소자 및 그 형성 방법

[청구항 2] 제 1 항에 있어서,상기 시드 콘택 구조체들은 상기 비트라인 플러그들 중에서 선택된 비트라인 플러그들의 아랫부분들각각 둘러싸는낸드형 비휘발성 기억 소자. [청구항 3] 제 2 항에 있어서,상기 선택된 비트라인 플러그들은 모든 상기 비트라인 플러그들인낸드형 비휘발성 기억 소자. [청구항 4] 제 2 항에 있어서,인접한 한쌍의 상기 선택된 비트라인 플러그 사이들에는 적어도 하나의 비선택된 비트라인 플러그배치된낸드형 비휘발성 기억 소자. [청구항 5] 제 1 항에 있어서,상기 시드 콘택 구조체들은 각각 상기 소스 라인 패턴들 중에서 선택된 소스 라인 패턴들의 아랫부분들각각 접촉하는낸드형 비휘발성 기억 소자. [청구항 6] 제 5 항에 있어서,상기 선택된 소스 라인 패턴들은 모든 상기소스 라인 패턴들인낸드형 비휘발성 기억 소자. [청구항 7] 제 5 항에 있어서,인접한 한쌍의 상기 선택된 소스 라인 패턴 사이에는 적어도 하나의 비선택된 소스 라인 패턴배치된낸드형 비휘발성 기억 소자. [청구항 8] 제 1 항에 있어서,상기 시드 콘택 구조체들은 인접한 상기 제1 공통 드레인 및 제1 공통 소스 사이의 상기 활성영역으로 정의된 스트링 활성영역들 중에서 선택된 스트링 활성영역들의 중앙부들에 각각 배치되고, 상기 시드 콘택 구조체는 필라형태인낸드형 비휘발성 기억 소자. [청구항 9] 제 8 항에 있어서,상기 선택된 스트링 활성영역들은 모든 상기스트링 활성영역들인낸드형 비휘발성 기억 소자. [청구항 10] 제 8 항에 있어서,인접한 한쌍의 상기 선택된 스트링 활성영역 사이에는 짝수개의 비선택된 스트링 활성영역들배치된낸드형 비휘발성 기억 소자. [청구항 11] 제 1 항에 있어서,인접한 상기 제1 공통 드레인 및 제1 공통 소스 사이의 활성영역에 형성된 제1 셀 스트링(first cell string); 및인접한 상기 제2 공통 드레인 및 제2 공통 소스 사이의 상기 반도체 패턴에 형성된 제2 셀 스트링을 포함하되,상기 제1 셀 스트링은 직렬로 연결된 복수의 제1 셀 트랜지스터와, 상기 복수의 제1 셀 트랜지스터의 양단에 각각 연결된 제1 스트링 선택 트랜지스터 및 제1 접지 선택 트랜지스터를 포함하고, 상기 제2 셀 스트링은 직렬로 연결된 복수의 제2 셀 트랜지스터와, 상기 복수의 제2 셀 트랜지스터의 양단에 각각 연결된 제2 스트링 선택 트랜지스터 및 제2 접지 선택 트랜지스터포함하는낸드형 비휘발성 기억 소자. [청구항 12] 제 1 항에 있어서,상기 반도체 기판 전면을 덮는 캐핑 절연막을 더 포함하되, 상기 소오스 라인 패턴의 상부면은 상기 캐핑 절연막에 의해 덮혀지고, 상기 비트라인 플러그는 위로 연장되어 상기 캐핑 절연막관통하는낸드형 비휘발성 기억 소자. [청구항 13] 제 1 항에 있어서,상기 제2 절연막 상에 배치된 단일층 또는 복수층의 다른 셀층을 더 포함하되, 상기 다른 셀층은 상기 제2 절연막 상에 배치되며 상기 일방향으로 연장되어 상기 반도체 패턴 상부에 위치한 제2 반도체 패턴; 상기 일방향을 따라 상기 상부 반도체 패턴에 교번으로 배치된 제3 공통 드레인들 및 제3 공통 소스들; 인접한 상기 제3 공통 드레인 및 제3 공통 소스 사이의 상기 제2 반도체 패턴에 형성된 제3 셀 스트링; 및 상기 반도체 기판 전면을 덮는 제3 절연막을 포함하고,상기 비트라인 플러그는 상기 제3 절연막, 제2 반도체 패턴, 제2 절연막, 반도체 패턴 및 제1 절연막을 연속적으로 관통하여 차례로 적층된 상기 제1 공통 드레인, 제2 공통 드레인 및 제3 공통 드레인과 접속하고,상기 소스 라인 패턴은 상기 제3 절연막, 제2 반도에 패턴, 제2 절연막, 반도체 패턴 및 제1 절연막을 연속적으로 관통하여 차례로 적층된 상기 제1 공통 소스, 제2 공통 소스 및 제3 공통 드레인과접속하는낸드형 비휘발성 기억 소자. [청구항 14] 제 13 항에 있어서,상기 제2 절연막내에 배치되고, 상기 시드 콘택 구조체 상의 상기 반도체 패턴과 접촉된 제2 시드 콘택 구조체더 포함하는낸드형 비휘발성 기억 소자.