2Ｆ2 메모리 디바이스 시스템 및 방법

[청구항 2] 제 1 항에 있어서,상기 소스는매립된층인,메모리 셀. [청구항 3] 제 1 항에 있어서,상기 수평 부동 게이트는 서브리소그라피 부동 게이트인,메모리 셀. [청구항 4] 제 1 항에 있어서,상기 수평 부동 게이트는 스페이서(spacer)에 의해 규정된 서브리소그라피 부동게이트인,메모리 셀. [청구항 5] 제 1 항에 있어서,상기 수평 부동 게이트는 자기 정렬식 부동게이트인,메모리 셀. [청구항 7] 제 6 항에 있어서,상기 메모리 셀은 상기 수평 부동 게이트 및 상기 수직 선택 게이트에 대응하는 최소 피처 사이즈갖는,메모리 셀. [청구항 8] 제 6 항에 있어서,상기 선택 게이트에 연결된 선택 소스 및 선택 드레인을 더 포함하고, 상기 선택 소스, 상기 선택 게이트 및 상기 드레인은 선택 트랜지스터형성하는,메모리 셀. [청구항 9] 제 6 항에 있어서,스퀘어 피처 사이즈를갖는,메모리 셀. [청구항 10] 제 8 항에 있어서,상기 선택 게이트는 단지 상기 메모리 셀내의 수직게이트인,메모리 셀. [청구항 12] 제 11 항에 있어서,상기 제 1 트랜지스터의 상기 드레인은 상부 표면 및 하부 표면을 갖고, 상기 제 1 트랜지스터의 상기 소스는 상부 표면 및 하부 표면을 가지며, 상기 제 1 트랜지스터의 상기 소스의 상부 표면은 상기 제 1 트랜지스터의 상기 드레인의 하부 표면 아래위치되는,메모리 셀. [청구항 13] 제 11 항에 있어서,상기 제 1 트랜지스터의 상기 소스 및 드레인은 상기 선택 게이트의 상기 소스 및 드레인공유되는,메모리 셀. [청구항 69] 제 11 항에 있어서,상기 메모리 셀은 2f2의 스퀘어 피처 사이즈규정된,메모리 셀. [청구항 70] 제 11 항에 있어서,상기 제 1 트랜지스터의 상기 게이트는 단지 상기 메모리 셀내 수직으로 배열된 게이트인,메모리 셀. [청구항 72] 제 71 항에 있어서,상기 수직 선택 게이트는 상기 수평 부동 게이트에 수직으로 형성되고, 상기 부동 게이트는 서브리소그라피 부동 게이트를 규정하도록 치수화되는(dimensioned), 메모리 디바이스. [청구항 73] 청구항 73은(는) 설정등록료 납부시 포기되었습니다.제 71 항에 있어서,메모리 셀은 2f2의 스퀘어 피처 사이즈규정된,메모리 디바이스. [청구항 75] 청구항 75은(는) 설정등록료 납부시 포기되었습니다.제 74 항에 있어서,메모리 셀은 2f2의 스퀘어 피처 사이즈규정된,메모리 디바이스. [청구항 77] 청구항 77은(는) 설정등록료 납부시 포기되었습니다.제 76 항에 있어서,메모리 셀은 2f2의 스퀘어 피처 사이즈규정된,메모리 디바이스. [청구항 78] 제 76 항에 있어서,상기 선택 게이트는 단지 상기 트렌치들내에 배열되는 게이트인,메모리 디바이스. [청구항 80] 청구항 80은(는) 설정등록료 납부시 포기되었습니다.제 79 항에 있어서,메모리 셀은 2f2의 스퀘어 피처 사이즈규정된,메모리 디바이스. [청구항 81] 청구항 81은(는) 설정등록료 납부시 포기되었습니다.제 79 항에 있어서,상기 선택 게이트는 단지 상기 선택 트렌치내에 배열되는 게이트인,메모리 디바이스. [청구항 83] 청구항 83은(는) 설정등록료 납부시 포기되었습니다.제 82 항에 있어서,메모리 셀은 2f2의 스퀘어 피처 사이즈규정된,메모리 디바이스. [청구항 84] 청구항 84은(는) 설정등록료 납부시 포기되었습니다.제 82 항에 있어서,상기 선택 게이트는 단지 상기 선택 트렌치내에 배열되는 수직게이트인,메모리 디바이스. [청구항 86] 제 85 항에 있어서,상기 도전층은 텅스텐 층포함하는,메모리 디바이스. [청구항 87] 청구항 87은(는) 설정등록료 납부시 포기되었습니다.제 85 항에 있어서,메모리 셀은 2f2의 스퀘어 피처 사이즈규정된,메모리 디바이스. [청구항 88] 청구항 88은(는) 설정등록료 납부시 포기되었습니다.제 85 항에 있어서,상기 선택 게이트는 단지 상기 선택 트렌치내에 배열되는 수직게이트인,메모리 디바이스. [청구항 90] 제 89 항에 있어서,상기 드레인은 액티브 영역으로 주입된 도펀트포함하는,메모리 디바이스. [청구항 91] 제 89 항에 있어서,상기 부동 게이트는 터널 산화물, 폴리실리콘 및 산화물 층들포함하는,메모리 디바이스. [청구항 92] 청구항 92은(는) 설정등록료 납부시 포기되었습니다.제 89 항에 있어서,상기 부동 게이트는 자기정렬된,메모리 디바이스. [청구항 93] 청구항 93은(는) 설정등록료 납부시 포기되었습니다.제 89 항에 있어서,메모리 셀은 2f2의 스퀘어 피처 사이즈규정된,메모리 디바이스. [청구항 94] 청구항 94은(는) 설정등록료 납부시 포기되었습니다.제 89 항에 있어서,상기 선택 게이트는 단지 상기 선택 트렌치내에 배열되는 수직게이트인,메모리 디바이스. [청구항 95] 제 89 항에 있어서,상기 기판 위에 형성된 터널 산화물 층더 포함하는,메모리 디바이스. [청구항 96] 제 95 항에 있어서,상기 기판 위에 형성된 디지트라인들 및 워드라인들더 포함하는,메모리 디바이스. [청구항 97] 제 96 항에 있어서,상기 워드라인들은 상기 디지트라위에 있는,메모리 디바이스. [청구항 98] 제 97 항에 있어서,상기 워드라인들은 폴리-wsi 층포함하는,메모리 디바이스. [청구항 99] 제 98 항에 있어서,상기 디지트라인들은 적어도 하나의 텅스텐 층포함하는,메모리 디바이스. [청구항 100] 제 99 항에 있어서,상기 디지트라인들은 상기 드레인의 적어도 일부위에 있는,메모리 디바이스. [청구항 101] 제 100 항에 있어서,상기 디지트라인들과 상기 워드라인들 사이에 형성된 스페이서더 포함하는,메모리 디바이스. [청구항 103] 제 102 항에 있어서: 제 2 수직 채널을 그 사이에 규정하는, 상기 매립된 소스 위의 상기 제 1 층에 형성된 제 2 드레인; 및상기 트렌치에 인접하고 상기 제 2 수직 채널에 근접한 상기 제 1 층 위에 형성된 제 2 부동 게이트더 포함하는,메모리 디바이스. [청구항 104] 제 102 항에 있어서,상기 부동 게이트의 적어도 일부가 상기 드레인의 적어도 일부를 덮도록 상기 부동 게이트는 상기 제 1 층 위에 배열된 수평 부동 게이트규정하는,메모리 디바이스. [청구항 105] 제 102 항에 있어서,상기 부동 게이트는 상기 수직 채널 위에 또한 배열된 수평 부동 게이트규정하는,메모리 디바이스. [청구항 106] 제 102 항에 있어서,상기 트렌치는 상기 제 1 층을 통해 상기 매립된 소스확장하는,메모리 디바이스. [청구항 108] 청구항 108은(는) 설정등록료 납부시 포기되었습니다.제 107 항에 있어서,상기 부동 게이트의 적어도 일부가 상기 드레인의 적어도 일부를 덮도록 상기 부동 게이트는 상기 제 2 층 위에 배열된 수평 부동 게이트규정하는,메모리 디바이스. [청구항 109] 청구항 109은(는) 설정등록료 납부시 포기되었습니다.제 107 항에 있어서,상기 트렌치는 상기 제 2 층을 통해 상기 제 1 층확장하는,메모리 디바이스. [청구항 110] 제 107 항에 있어서,상기 부동 게이트는 상기 수직 채널 위에 또한 배열된 수평 부동 게이트규정하는,메모리 디바이스.