고집적 플래시 메모리 셀 스트링，셀 소자，및 그 제조방법

[청구항 2] 제1항에 있어서,상기 스위칭 소자는 반도체 기판; 상기 반도체 기판 위에 형성된 게이트 절연막; 상기 게이트 절연막 위에 형성된 제어 전극;상기 반도체 기판에 형성되되, 셀 소자와 연결되지 않는 쪽에 형성된 소스 또는 드레인 영역;을 구비하며, 상기 스위칭 소자는 인접한 셀 소자와 연결되는 쪽에 소스 또는 드레인 영역을 구비하지 아니하며, 셀 소자와 연결되지 않는 쪽에 구비된 상기 스위칭 소자의 소스 또는 드레인 영역은상기스위칭소자의제어 전극형성되는것을특징으로 하는플래시 메모리 셀 스트링. [청구항 3] 제1항에 있어서,상기 스위칭 소자는 반도체 기판; 상기 반도체 기판 위에 형성된 게이트 절연막; 상기 게이트 절연막 위에 형성된 제어 전극;상기 반도체 기판에 형성되되, 셀 소자와 연결되지 않는 쪽에 형성된 소스 또는 드레인 영역;을 구비하며, 상기 스위칭 소자는 인접한 셀 소자와 연결되는 쪽에 소스 또는 드레인 영역을 구비하지 아니하며, 상기 셀 소자와 연결되지 않는 쪽에만소스또는드레인 영역구비하는것을특징으로 하는플래시 메모리 셀 스트링. [청구항 4] 제1항 내지 제3항 중 어느 한 항에 있어서,소자 및 상기 스위칭 소자의 제어 전극의 측면에 절연성 스페이서를 형성하거나, 상기 셀 소자 및 상기 스위칭 소자의 제어 전극의 측면에 절연성 스페이서를 형성하고 상기 절연성 스페이서들의 사이에절연막형성하는것을특징으로 하는플래시 메모리 셀 스트링. [청구항 6] 제5항에 있어서,상기 스위칭 소자는 반도체 기판;상기 반도체 기판위에 형성된 게이트 절연막;상기 게이트 절연막위에 형성된 제어 전극;상기 반도체 기판위에 형성된 소스 및 드레인 영역;을 구비하며, 상기 스위칭 소자의 소스 및 드레인 영역은상기스위칭소자의제어 전극형성되는것을특징으로 하는플래시 메모리 셀 스트링. [청구항 7] 제5항에 있어서,상기 스위칭 소자는 반도체 기판;상기 반도체 기판위에 형성된 게이트 절연막;상기 게이트 절연막위에 형성된 제어 전극;상기 반도체 기판위에 형성된 소스 및 드레인 영역;을 구비하며, 셀 소자와 연결되는 쪽에 형성되는 상기 스위칭 소자의 소스 또는 드레인 영역은상기스위칭소자의제어 전극형성되는것을특징으로 하는플래시 메모리 셀 스트링. [청구항 8] 제5항 내지 제7항 중 어느 한 항에 있어서,상기 제어 전극의 측면에 절연성 스페이서형성하는것을특징으로 하는플래시 메모리 셀 스트링. [청구항 9] 제2항, 제3항, 제6항, 제7항 중 어느 한 항에 있어서,상기 스위칭 소자의 소스 및 드레인 영역은 셀 소자의 소스 및 드레인 영역보다 더 높은농도도핑되는것을특징으로 하는플래시 메모리 셀 스트링. [청구항 10] 제2항, 제3항, 제6항, 제7항 중 어느 한 항에 있어서,상기 스위칭 소자의 제어 전극 아래에 형성되는 게이트 절연막은 셀 소자와 동일한 투과 절연막, 전하 저장 노드 및 컨트롤 절연막으로 구성되거나, 한층또는다층의절연막형성되는것을특징으로 하는플래시 메모리 셀 스트링. [청구항 11] 제1항, 제2항, 제3항, 제5항 중 어느 한 항에 있어서,상기 투과 절연막은 1 ~ 10 nm 의 두께로 형성되고, 한층 또는 다층의 절연막으로 형성되며, 다층의 절연막으로 형성되는 경우 다양한 유전 상수와 밴드갭을 가진물질들이루어지는것을특징으로 하는플래시 메모리 셀 스트링. [청구항 12] 제1항, 제2항, 제3항, 제5항 중 어느 한 항에 있어서,상기 전하 저장 노드는 0.5 ~ 80 nm 의 두께로 형성되고, 상기 전하 저장 노드는절연 물질로 이루어진 박막 형태로 형성되거나,나노 크기의 도트(dot) 또는 나노 크기의 크리스탈로 형성되거나,절연 물질의 박막과 나노 크기의 도트가 결합된형태형성되는것을특징으로 하는플래시 메모리 셀 스트링. [청구항 13] 제12항에 있어서,상기 전하 저장 노드가 박막 형태로 형성되는 경우 상기 박막은 질화막과 금속산화물을 포함하며,상기 전하 저장 노드가 나노 크기의 도트로 형성되는 경우 상기 도트는 반도체 물질, 금속 산화물, 금속, 금속질화물, 실리사이드 물질 중 하나 또는 그 이상으로 이루어지며, 상기 전하 저장 노드가 박막과 나노 도트가 결합된 형태로 형성되는 경우, 절연 물질의 박막과 도전성 또는 절연성을 갖는나노크기의도트들이루어지는것을특징으로 하는플래시 메모리 셀 스트링. [청구항 14] 제1항, 제2항, 제3항, 제5항 중 어느 한 항에 있어서,상기 컨트롤 절연막은 2 nm ~ 30 nm의 두께로 형성되고,단층또는다층의절연막구성되는것을특징으로 하는플래시 메모리 셀 스트링. [청구항 15] 제1항, 제2항, 제3항, 제5항, 제6항, 제7항 중 어느 한 항에 있어서,상기 제어 전극은 1 nm ~ 900 nm 의 두께로 형성되고, 단층 또는 다층으로 형성되며, 다층으로 형성되는 경우 각 층은 이웃한 층과 일함수나 도전성이 서로 다른물질들구성되는것을특징으로 하는플래시 메모리 셀 스트링. [청구항 16] 제1항, 제2항, 제3항, 제5항, 제6항, 제7항 중 어느 한 항에 있어서,상기 제어 전극은 p형이나 n형으로 고농도 도우핑된 si, 폴리 si, ge, 폴리 ge, sige, 폴리 sige, 아몰퍼스 si, 아몰퍼서 ge, 아몰퍼스 sige, 금속질화물, 금속,실리사이드중하나로이루어지는것을특징으로 하는플래시 메모리 셀 스트링. [청구항 17] 제5항, 제6항, 제7항 중 어느 한 항에 있어서,상기 소스 및 드레인 영역과 상기 소스 및 드레인 영역에 인접한 제어 전극과의 이격 거리는 0.1 ~ 100 nm 이며, 상기 소스 및 드레인 영역을 형성하는 접합의 깊이는 반도체 기판의 표면으로부터 2 ~ 100 nm범위형성된것을특징으로 하는플래시 메모리 셀 스트링. [청구항 18] 제1항, 제2항, 제3항, 제5항, 제6항, 제7항 중 어느 한 항에 있어서,상기 제어전극 아래에 형성되는 채널의 도우핑 농도는 채널이 아닌 부분의 도우핑 농도보다 높게 형성하여, 짧은채널효과억제하는것을특징으로 하는플래시 메모리 셀 스트링. [청구항 23] 제22항에 있어서,소자와 연결되지 않는 쪽에 형성된 소스 또는 드레인 영역은상기제어 전극형성되는것을특징으로 하는플래시 메모리 셀 스트링의 스위칭 소자.