반도체 장치 및 그 제조방법

[청구항 13] 제1항의 방법에 의해서 얻어진 전계효과 트랜지스터형의 반도체 장치에 있어서,게이트 전극이 상기 사다리꼴의 큰 쪽의 베이스 위에 놓여진 상측 부분을 구비하고, 이 상측부분이 중앙의 금속 영역과, 제1종의 유전체 재료의 주변 영역을 갖고, 이 주변 영역이 사다리꼴의 큰쪽 베이스의 표면을 넘어 돌출하고, 게이트에 가장 가까운 소스 및 드레인 전극의 에지가 게이트의 외측 에지에서 자기 정렬되고, 또한 이 게이트의 주변 영역이 한쪽에는 게이트 접점과 소스 접접과의 사이 및 다른 쪽에는 접점과 드레인 접점과의 사이의 공간에 배치되는 제2종의 유전체 재료층에 대하여 직각으로 되도록 한 것특징으로하는전계효과 트랜지스터형의 반도체 장치. [청구항 14] 제13항에 있어서,상기 게이트의 상측 표면을, 소스 및 드레인 전극을 구성하는 금속과 동일한금속층덮는것을특징으로 하는전계효과 트랜지스터형의 반도체 장치. [청구항 15] 제13항 또는 제14항에 있어서,상기 상측 게이트 부분의 전체를 금속으로한것을특징으로 하는전계효과 트랜지스터형의 반도체 장치. [청구항 16] 제4항의 방법에 의해서 얻어진 전계효과 트랜지스터형의 반도체 장치에 있어서,장치가 수개의 게이트 핑거를 구비하고, 이들 핑거의 상측 부분을 전체적으로 금속으로 하고, 또한 각각의 전극을 제2종의 유전체 재료층에 의해서서로절연한것을특징으로하는전계효과 트랜지스터형의 반도체 장치. [청구항 17] 제13항 또는 제14항에 있어서,능동층이 그 표면에 중앙 영역을 형성하는 침강 부분을 구비하고 있고, 이 중앙 영역의 두께를 얇게 하고, 각 게이트 전극을 상기 중앙 영역 내에 형성하고, 또한 사다리꼴의 짧은 쪽의 베이스를 상기 침강 부분의 베이스 부분과 접촉시켜, 소위 홈이파진채널트랜지스터형성하도록한것을특징으로하는전계효과 트랜지스터형의 반도체 장치. [청구항 18] 제13항 또는 제14항에 있어서,상기 제2고유 저항 레벨로 상기 제1전도형의 상기 소스 및 드레인 영역의 두께를 능동층으로부터의 거리가 길 수록 두껍게 하여, 소스 및 드레인 전극 하측에서 최대로 되도록 한 것특징으로 하는전계효과 트랜지스터형의 반도체 장치. [청구항 19] 제13항 또는 제14항에 있어서,상기 제2전도형의 영역이상기능동층의하측연장하도록한것을특징으로 하는전계효과 트랜지스터형의 반도체 장치. [청구항 20] 제13항 또는 제14항에 있어서,상기 기판을 반절연성의 갈륨비소(gaas)로 구성하고, 상기 제1고유 저항 레벨로 상기 제1전도형의 영역을 n-형의 갈륨비소로 구성하고, 상기 제2저항 레벨로 상기 제1전도형의 영역을 n+형의 갈륨비소로 구성하며, 또한 제2전도형의 영역을 설치하는 경우에, 이 제2전도형의 영역을 p-형갈륨비소구성하는것을특징으로하는전계효과 트랜지스터형의 반도체 장치. [청구항 21] 제13항 또는 제14항에 있어서,상기 게이트 전극을 형성하는 금속을 다음 그룹, 즉: - 두께가 각각 약 200nm,100nm및 500nm이상의 텅스텐(w), 탄탈륨(ta) 및 금(au)의 중첩물; - 두께가 각각 약 200nm,100nm및 500nm이상의 텅스텐 질화물(wn), 탄탈륨 질화물(tan) 및 금(au)의 중첩물; - 두께가 각각 약 200nm 및 500nm이상의 텅스텐(w) 및 금(au)의 중첩물; 의 그룹으로부터 선정한중첩금속층한것을특징으로 하는전계효과 트랜지스터형의 반도체 장치. [청구항 22] 제13항 또는 제14항에 있어서,상기 소스 및 드레인 전극을 형성하는 금속을 금-게르마늄-내켈합금으로한것을특징으로 하는전계효과 트랜지스터형의 반도체 장치. [청구항 23] 제13항 또는 제14항에 있어서,제1종의 유전체 재료를 실리카(sio2)로 하고,제2종의유전체재료를실리콘 질화물한것을특징으로 하는전계효과 트랜지스터형의 반도체 장치.