CMOS 데이타 클럭 발진기

[청구항 2] 제1항에 있어서,구비수단은 상기 수정 발진기의 작동 긍급 전압범위내에서 설정된 한계내에 상기 진폭이 암아 있도록 상기 ac 출력신호의 진폭을 제한하는상기발진수단접속된것을특징으로 하는수정 발진기. [청구항 3] 제1항에 있어서,상기 버퍼수단은 변환 증폭 호로망을 형성하도록 정렬 및 구성된 적어도 한쌍의상보구성된것을특징으로 하는수정 발진기. [청구항 4] 제3항에 있어서,상기 바이어싱 수단은 액티브 래지스터 전압 분배 회로망을 형성하도록 정렬 및 구성된 적어도 한쌍의상보구성된것을특징으로 하는수정 발진기. [청구항 5] 제2항에 있어서,상기 제한수단은 백-투-백 제한기 회로망을 형성하도록 정렬 및 구성된 적어도 한쌍구성된것을특징으로 하는수정 발진기. [청구항 6] 제4항에 있어서,상기 장치 매개변수mosfet임계전압및이득포함하는것을특징으로 하는수정 발진기. [청구항 7] 제4항에 있어서,상기 바이어싱 수단으로부터의 상기 상보 쌍중 적어도 하나의 mosfet와 상기 버퍼수단으로부터의 상기 상보 쌍중 적어도 하나의 mosfet는 매치된도형및도전형인것을특징으로 하는수정 발진기. [청구항 8] 제1항에 있어서,상기ac 출력신호의 상기 평균 dc 값은 상기 설정된 스위칭 임계로부터 불규칙한 잡음상에서스위칭오프셋하는것을특징으로 하는수정 발진기. [청구항 10] 제9항에 있어서,상기제2 및 제3 트랜지스터는 제1상보 쌍으로 정렬 및 구성되고, 제4 및 제5트랜지스터는 제2상보 쌍으로정렬구성된것을특징으로 하는수정 발진기. [청구항 11] 제10항에 있어서,상기제2 및 제4트랜지스터는 각각 상기 제3 및 제5트랜지스터 보다 큰전원전압작동하는것을특징으로 하는수정 발진기. [청구항 12] 제11항에 있어서,상기제2 및 제3 트랜지스터는 각각 상기 제4 및 제5트랜지스터에 매치된도형과도전형인것을특징으로 하는수정 발진기. [청구항 13] 제11항에 있어서,상기 제1상보 쌍중 하나의 트랜지스터는 상기 바이어스 전압과 상기 증폭 회로망 입력 스위칭 임계 사이에 약간의 오프셋 전압을 제공하도록 상기 제2상보 쌍중 그와 대응하는트랜지스터약간어긋난것을특징으로 하는수정 발진기. [청구항 14] 제9항에 있어서,상기 발진기 단에 접속되고, 상기 진폭이 상기 수정 발진기의 작동 공급 전압 범위내의 설정된 한계내에 남아 있도록 상기 ac 출력신호의 진폭을 제한시키도록 정렬 및 구성된제한기단구비하는것을특징으로 하는수정 발진기. [청구항 15] 제9항에 있어서,상기제2,제3,제4 및 제5트랜지스터는 같은 집적 회로에 정렬 및 구성된인것을특징으로 하는수정 발진기. [청구항 17] 제16항에 있어서,상기제4 및 제6 mosfet는 p채널이고, 상기 제5 및 제7 mosfet는 n채널이고, 상기 제2 및 제3 mosfet는둘채널인것을특징으로 하는cmos 데이터 클럭 발진기. [청구항 18] 제16항에 있어서,상기 도형은 mosfet 채널 및 채널 길이크기를 포함하고, 상기 장치 매개변수는장치이득및임계전압포함하는것을특징으로 하는cmos 데이터 클럭 발진기. [청구항 19] 제16항에 있어서,상기 액티브 래지스터 전압 분배기 회로망의 상기 제4 및 제5 mosfet은 각각 공급 및 전지전압에 접속된 그들의 소스단자와, 공통 노드에 접속된 그들의 각 드레인및게이트 단자갖는것을특징으로하는cmos 데이터 클럭 발진기. [청구항 20] 제19항에 있어서,상기cmos 바이어싱 단은 상기 출력분배기 노드에서 임피던스 변형 및 필터링을 제공하도록 상기 공통 노드에 접속된캐패시터와래지스터포함하는것을특징으로 하는cmos 데이터 클럭 발진기.