쉬프트 레지스터와 이를 이용한 액정 표시장치 document_id A220517003835

본 발명은 쉬프트 레지스터와 이를 이용한 액정 표시장치에 관한 것으로, 특히 트랜지스터에 인가되는 바이어스 스트레스를 억제하여 트랜지스터의 열화를 방지할 수 있도록 한 쉬프트 레지스터와 이를 이용한 액정 표시장치에 관한 것이다. 최근, 음극선관(Cathode Ray Tube)의 단점인 무게와 부피를 줄일 수 있는 각종 평판 표시장치들이 대두되고 있다. 이러한 평판 표시장치로는 액정 표시장치(Liquid Crystal Display), 전계방출 표시장치(Field Emission Display), 플라즈마 표시 패널(Plasma Display Panel) 및 발광 표시장치(Light Emitting Display) 등이 있다. 평판 표시장치 중 액정 표시장치는 액정셀들이 형성된 액정패널과 액정패널을 구동하기 위한 구동 회로를 구비한다. 액정패널에는 게이트 라인들과 데이터 라인들이 교차하게 배열되고 그 게이트 라인들과 데이터 라인들의 교차로 마련되는 영역에 액정셀들이 위치하게 된다. 이 액정패널에는 액정셀들 각각에 전계를 인가하기 위한 화소전극들과 공통전극이 마련된다. 화소전극들 각각은 스위칭 소자인 박막 트랜지스터(Thin Film Transistor)의 소스 및 드레인 단자들을 경유하여 데이터 라인들 중 어느 하나에 접속된다. 박막 트랜지스터의 게이트 단자는 게이트 라인들 중 어느 하나에 접속된다. 구동회로는 게이트 라인들을 구동하기 위한 게이트 구동부와, 데이터 라인들을 구동하기 위한 데이터 구동부를 구비한다. 게이트 구동부는 스캔펄스를 게이트 라인들에 순차적으로 공급하여 액정패널 상의 액정셀들을 순차적으로 구동한다. 데이터 구동부는 게이트 라인들 중 어느 하나에 스캔펄스가 공급될 때마다 데이터 라인들 각각에 비디오 신호를 공급한다. 이에 따라, 액정 표시장치는 액정셀 별로 비디오 신호에 따라 화소전극과 공통전극 사이에 인가되는 전계에 의해 광투과율을 조절하여 화상을 표시한다. 이러한 구동회로에서 게이트 구동부는 쉬프트 레지스터를 이용하여 게이트 라인들을 순차적으로 구동시키기 위한 스캔펄스를 발생한다. 그리고, 데이터 구동부는 쉬프트 레지스터를 이용하여 외부로부터 입력되는 비디오 신호를 일정 단위씩 순차적으로 샘플링할 수 있도록 하는 샘플링 신호를 발생한다. 이렇게 쉬프트 레지스터를 포함하는 게이트 구동부 및 데이터 구동부는 폴리 실리콘을 이용하는 경우 액정패널에 형성(내장)된다. 도 1은 일반적인 쉬프트 레지스터를 나타내는 도면이다. 도 1을 참조하면, 일반적인 쉬프트 레지스터는 게이트 스타트 펄스(GSP) 입력라인에 종속적으로 접속되고 4개의 클럭신호(C1 내지 C4) 중 3개의 클럭신호를 공급받는 n개의 스테이지들(ST1 내지 STn)을 구비한다. 제 1 내지 제 4 클럭신호(C1 내지 C4)는 각각의 입력라인을 통하여 C4, C1, C2, C3의 순서로 한 클럭씩 위상 지연된 형태로 공급된다. 그리고, 한 프레임 단위로 공급되는 게이트 스타트 펄스(GSP)는 제 4 클럭신호(C4)와 동기되도록 공급된다. 제 1 스테이지(ST1)는 게이트 스타트 펄스(GSP)와 4개의 클럭신호(C1 내지 C3) 중 3개의 클럭신호를 이용하여 제 1 출력신호(SO1)를 출력한다. 그리고, 제 2 내지 제 n 스테이지들(ST2 내지 STn)은 전단의 스테이지(ST1 내지 STn-1)로부터의 출력신호(S01 내지 S0n-1)와 4개의 클럭신호(C1 내지 C3) 중 3개의 클럭신호를 이용하여 제 2 내지 제 n 출력신호(SO2 내지 SOn)를 출력한다. 다시 말하여, 쉬프트 레지스터를 구성하는 제 1 내지 제 n 스테이지(ST1 내지 STn)는 위상이 쉬프트되는 제 1 내지 제 n 출력신호(SO1 내지 SOn)를 순차적으로 출력한다. 이러한 제 1 내지 제 n 출력신호(SO1 내지 SOn)는 액정패널의 게이트 라인들을 순차적으로 구동하기 위한 스캔펄스로 공급되거나, 데이터 구동부 내에서 비디오 신호를 순차적으로 샘플링하기 위한 샘플링 신호로 공급된다. 도 2는 도 1에 도시된 n개의 스테이지 중 제 1 스테이지(ST1)의 상세 회로도를 나타내는 도면이다. 도 2를 참조하면, 제 1 스테이지(ST1)는 게이트 스타트 펄스(GSP)와 제 4 클럭신호(C4)에 따라 제 1 노드(Q)를 제어하는 제 1 제어부(32)와, 제 3 클럭신호(C3) 및 게이트 스타트 펄스(GSP)에 따라 제 2 노드(QB)를 제어하는 제 2 제어부(34)와, 제 1 노드(Q) 및 제 2 노드(QB)의 전압에 따라 제 1 클럭신호(C1) 및 제 1 공급전압(VSS) 중 어느 하나를 선택하여 출력하기 위한 출력 버퍼부(36)를 구비한다. 제 1 제어부(32)는 게이트 스타트 펄스(GSP) 입력라인에 다이오드 형태로 접속된 제 1 트랜지스터(T1)와, 제 1 트랜지스터(T1)와 제 4 클럭신호(C4) 입력라인 및 제 1 노드(Q)에 접속된 제 2 트랜지스터(T2)와, 제 2 트랜지스터(T2)와 제 1 공급전압(VSS) 및 제 2 노드(QB)에 접속된 제 3 트랜지스터(T3)를 구비한다. 제 2 제어부(34)는 제 2 공급전압(VDD) 입력라인과 제 3 클럭신호(C3) 입력라인 및 제 2 노드(QB) 사이에 접속된 제 4 트랜지스터(T4)와, 제 2 노드(QB)와 게이트 스타트 펄스(GSP) 입력라인 및 제 1 공급전압(VSS) 입력라인에 접속된 제 5 트랜지스터(T5)를 구비한다. 출력 버퍼부(36)는 제 1 노드(Q)의 전압에 따라 제 1 클럭신호(C1)를 선택하여 출력라인으로 공급하는 제 6 트랜지스터(T6)와, 제 2 노드(QB)의 전압에 따라 제 1 공급전압(VSS)을 선택하여 출력라인으로 공급하는 제 7 트랜지스터(T7)를 구비한다. 이때, 제 7 트랜지스터(T7)는 제 2 노드(QB)의 전압에 따라 제 1 제어부(32)의 제 3 트랜지스터(T3)와 듀얼(Dual)로 동작한다. 이러한, 제 1 스테이지(ST1)에는 도 3에 도시된 바와 같이 제 1 내지 제 4 클럭신호(C1 내지 C4) 중 C1, C3, C4가 공급된다. 도 3에 있어서, 게이트 스타트 펄스(GSP)를 포함하여 제 1 내지 제 4 클럭신호(C1 내지 C4)는 10V 이상, 예를 들면 약 25V의 스윙 전압을 가지는 정극성 타입으로 공급된다. 그리고, 설명상의 편의를 위하여 17V의 전위를 하이 상태로, -8V의 전위를 로우 상태로 가정하여 설명하기로 한다. 또한, 제 1 스테이지(ST1)에 공급되는 제 1 공급전압(VSS)은 대략 -8V이고, 제 2 공급전압(VDD)으로 공급되는 대략 17V로 가정하기로 한다. 이러한 구동 파형을 참조하여 제 1 스테이지(ST1)의 구체적인 동작을 살펴보면 다음과 같다. t1 기간에서는 게이트 스타트 펄스(GSP)와 제 4 클럭신호(C4)가 동시에 하이 상태가 되면 제 1 및 제 2 트랜지스터(T1, T2)가 턴-온되어 제 1 노드(Q)는 제 1 하이 상태(H1)가 된다. 이에 따라, 제 1 노드(Q)에 게이트 단자가 접속된 제 6 트랜지스터(T6)는 서서히 턴-온된다. 그리고, 하이 상태의 게이트 스타트 펄스(GSP)에 의해 제 5 트랜지스터(T5)가 턴-온됨으로써 제 1 공급전압(VSS)이 제 2 노드(QB)에 공급된다. 이에 따라, 제 2 노드(QB)에 게이트 단자가 접속된 제 3 및 제 7 트랜지스터(T3, T7)는 턴-오프된다. 따라서, t1 기간 동안 제 1 스테이지(ST1)의 출력라인에는 제 6 트랜지스터(T6)를 통해 로우 상태의 제 1 클럭신호(C1)가 공급된다. 이어서, t2 기간에서는 게이트 스타트 펄스(GSP)와 제 4 클럭신호(C4)가 로우 상태가 되고 제 1 클럭신호(C1)가 하이 상태가 됨으로써 제 1 및 제 2 트랜지스터(T1, T2)는 턴-오프되고 제 6 트랜지스터(T6)는 확실한 턴-온 상태가 된다. 즉, 제 1 노드(Q)는 제 1 및 제 2 트랜지스터(T1, T2)의 턴-오프로 인하여 플로팅 상태가 되므로 제 6 트랜지스터(T6)의 게이트와 소오스 사이에 존재하는 기생 커패시터(Cgs)에 의해 제 1 클럭신호(C1)의 하이 상태 전압에 따라 부트스트래핑(Bootstrapping)되어 상기 제 1 하이 상태(H1)보다 높은 제 2 하이 상태(H2)가 되기 때문에 확실한 턴-온 상태가 된다. 이렇게 제 6 트랜지스터(T6)가 확실하게 턴-온됨으로써 하이 상태의 제 1 클럭신호(C1)가 제 1 스테이지(ST1)의 출력라인으로 빠르게 공급된다. 따라서, 제 1 스테이지(ST1)는 하이 상태의 출력신호(SO1)를 출력하게 된다. 그런 다음, t3 기간에서는 제 1 클럭신호(C1)가 로우 상태가 되고 제 2 클럭신호(C2)가 하이 상태가 됨으로써 플로팅 상태의 제 1 노드(Q)의 전압은 다시 제 1 하이 상태(H1)로 천이되고 제 6 트랜지스터(T6)는 턴-온 상태를 유지한다. 이에 따라, 제 1 스테이지(ST1)는 턴-온된 제 6 트랜지스터(T6)를 통해 로우 상태의 제 1 클럭신호(C1)를 출력신호(SO1)로 출력하게 된다. 이어서, t4 기간에서는 제 3 클럭신호(C3)가 하이 상태가 되어 제 4 트랜지스터(T4)가 턴-온됨으로써 제 2 공급전압(VDD) 입력라인으로부터의 제 2 공급전압(VDD)이 제 2 노드(QB)에 공급된다. 이에 따라, 제 3 및 제 7 트랜지스터(T3, T7)가 동시에 턴-온됨으로써 제 1 공급전압(VSS) 입력라인으로부터의 제 1 공급전압(VSS)이 제 3 트랜지스터(T3)를 통해 제 1 노드(Q)에 공급된다. 제 1 노드(Q)에 공급된 제 1 공급전압(VSS)으로 인하여 제 6 트랜지스터(T6)는 턴-오프된다. 따라서, 제 1 스테이지(ST1)는 제 7 트랜지스터(T7)를 통해 제 1 공급전압(VSS) 입력라인으로부터의 제 1 공급전압(VSS)을 출력신호(SO1)로 출력하게 된다. 마지막으로 t5 기간에서는 제 4 클럭신호(C4)만이 하이 상태가 됨으로써 제 2 트랜지스터(T2)가 턴-온되고 제 1, 제 4 및 제 5 트랜지스터(T1, T4, T5)는 턴-오프 상태를 유지한다. 이에 따라, 제 1 노드(Q) 및 제 2 노드(QB)는 플로팅되어 이전상태를 유지한다. 따라서, t5 기간에서는 상술한 t4 기간에서와 같이 제 3 및 제 7 트랜지스터(T3, T7)가 턴-온 상태를 유지하므로 제 1 스테이지(ST1)의 출력신호(SO1)는 제 7 트랜지스터(T7)를 통해 공급되는 제 1 공급전압(VSS) 입력라인으로부터의 제 1 공급전압(VSS)을 출력신호(SO1)로 출력하게 된다. 한편, 제 2 내지 제 n 스테이지(ST2 내지 STn)는 이전단 스테이지(ST1 내지 STn-1)로부터의 출력신호를 게이트 스타트 펄스(GSP)로 공급받음과 아울러 제 1 내지 제 4 클럭신호(C1, C2, C3, C4) 중 3개의 클럭신호를 공급받아 상술한 제 1 스테이지(ST1)와 동일한 방식으로 구동되어 출력신호(SO2 내지 SOn)를 출력하게 된다. 이와 같은, 각 스테이지(ST1 내지 STn)의 트랜지스터들 중 제 2 노드(QB)의 전압에 따라 동작하는 제 3 및 제 7 트랜지스터(T3, T7)는 구동시 바이어스 스트레스(Bias Stress)를 인가받게 된다. 즉, 제 3 및 제 7 트랜지스터(T3, T7)는 한 프레임 중 하이 상태의 출력신호를 출력하는 기간을 제외한 기간 동안 바이어스 스트레스를 받게 된다. 이러한, 바이어스 스트레스로 인하여 제 3 및 제 7 트랜지스터(T3, T7)의 열화가 발생하게 된다. 이에 따라, 제 3 및 제 7 트랜지스터(T3, T7)가 도 4a에 도시된 바와 같이 정극성 바이어스 스트레스(Positive Bias Stress)를 인가받게 될 경우 게이트 전압에 따라 출력전류 특성이 오른쪽으로 쉬프트하게 된다. 즉, 게이트 전압에 따라 출력전류 특성이 오른쪽으로 쉬프트될 경우 동일한 전류를 출력하기 위해서는 게이트 전압을 증가시켜야 하는 문제점이 있다. 이와 반대로, 제 3 및 제 7 트랜지스터(T3, T7)가 도 4b에 도시된 바와 같이 부극성 바이어스 스트레스(Negative Bias Stress)를 인가받게 될 경우 게이트 전압에 따라 출력전류 특성이 왼쪽으로 쉬프트하게 된다. 즉, 게이트 전압에 따라 출력전류 특성이 왼쪽으로 쉬프트될 경우 동일한 전류를 출력하기 위해서는 게이트 전압을 감소시켜야 하는 문제점이 있다. 또한, 각 스테이지(ST1 내지 STn)에는 프레임에 상관없이 제 1 내지 제 4 클럭신호(C1, C2, C3, C4)가 항상 순차적으로 인가되기 때문에 클럭신호(C1, C2, C3, C4)에 의한 바이어스 스트레스로 인하여 제 3 및 제 7 트랜지스터(T3, T7)가 열화된다. 따라서, 일반적인 쉬프트 레지스터는 각 스테이지(ST1 내지 STn)의 제 2 노드(QB)에 접속된 제 3 및 제 7 트랜지스터(T3, T7)에 인가되는 바이어스 스트레스를 방지하여야만 트랜지스터의 열화를 방지할 수 있으며, 회로의 오동작을 방지할 수 있다.