반도체 소자의 형성 방법 document_id A220517007976

본 발명은 반도체 소자가 고집적화 됨에 따라 숏채널효과에 의한 펀치쓰루 문제가 심화되는 것을 방지하기 위하여, 다마신 패턴을 이용하여 T자형 게이트를 형성하고, 게이트 전극 하부에 이너 스페이서가 자동적으로 형성되도록 함으로써, 반도체 소자의 리프레쉬 특성을 향상시키고 숏채널효과에 의한 펀치쓰루 마진을 확보할 수 있는 반도체 소자의 형성 방법에 관한 것이다. 트랜지스터의 제조에 있어서 가장 중요한 파라미터(parameter)의 하나는 문턱전압(Threshold Voltage(Vt))이다. 문턱전압은 게이트 산화막 두께, 채널 도핑( Channel doping) 농도, 옥사이드 차아지(Oxide charge), 그리고 게이트 스택에 사용되는 물질에 의존하는 변수이다. 이러한 문턱전압은 소자의 크기가 감소함에 따라 이론치와 일치하지 않는 여러 현상들이 나타나고 있다. 그 중에서 현재 당면하고 있는 문제는 게이트 채널 길이(Gate channel length)가 감소함에 따라 발생하는 숏채널효과라 할 수 있겠다. 반도체소자가 고집적화됨에 따라 nm급 소자에서는 속도 향상과 1 ~ 2V의 낮은 동작전압에서 작동하는 소자를 요구하게 되었고 그에 따라 문턱전압도 낮은 전압을 요구하고 있다. 그러나 숏채널효과에 의해 문턱전압은 더 낮아지게 되어 소자를 제어불가능 하도록 만들고 있다. 특히, 게이트의 브레이크다운(Breakdown) 현상을 방지하기 위해 유전상수가 높은(high-k) 특성을 갖는 물질을 사용하면서 숏채널효과는 더욱 큰 문제점으로 부각되고 있다. 도 1 및 도 2 는 고유전상수를 갖는 절연막에 의한 강한 측면 전기장으로 발생되는 숏채널효과를 도시한 개념도이다. 도 1 및 도 2를 참조하면, 소스 영역(40) 및 드레인 영역(45)을 포함하는 반도체 기판(10) 상에 게이트 산화막(20) 및 게이트 전극(30)이 구비되어 있다. 여기서, 도 1의 게이트 산화막(20)은 유전 상수가 3.9인 물질이고 도 2의 게이트 산화막(20)은 유전 상수가 390인 물질을 사용하였을 경우 드레인 영역(45)에서 게이트 산화막(20)에 걸리는 전기장의 세기가 고유전상수를 갖는 물질에서 더 강해져 DIBL(Drain Induced Built-in Leakage)현상이 발생할 수 있다. 따라서, DIBL 현상에 의해 소스 영역(40)에서 드레인 영역(45)으로 도판트(Dopant)들의 움직이 증가하면서 숏채널효과가 발생할 수 있다. (Reference : Baohong Cheng, Min Cao, Paul Vande Voode, Wayne Greene,Hans Stork, Zhiping Yu, and Jason C.S. Woo, "Design Considerations of High-k Gate Dielectrics and Metal Gate Electrodes for Sub-0.1 §　 MOSFETs", ESSDERC, pp.308-311, 2002) 이러한 숏채널효과를 감소시키기 위해 여러 연구가 진행 중이지만 반도체소자의 고집적화에 따라 이를 만족시키기 위한 해결책은 여전히 미완상태이다. 현재 연구가 되고 있는 방향은 도핑(doping) 농도를 조절하는 방법으로 해결책을 찾고자 하지만 이는 궁극적인 숏채널효과의 해결 방법은 되지 못한다. 현재 알려진 연구방법은 수직에 가까운 경사이온주입(Vertically Abrupt Channel Doping) 을 통한 SSR(Super Steep Retrograde Channel), 이온 임플란트 채널(Ion Implant Channel)을 형성하는 방법, 측면 경사이온주입(laterally Abrupt Channel Doping)을 통한 리세스 채널(Recessed-Channel)을 형성하는 방법, 큰 각의 경사이온주입(Large Angle Tilt Implant)를 통한 할로 구조(Halo Structure) 를 갖는 채널을 형성하는 방법 등이 연구되어지고 있다. 그러나, 게이트 산화막 두께, 채널 농도를 통한 숏채널효과의 감소는 근본적인 한계를 가지고 있다. 특히, 소스/드레인 영역인 스토리지 노드 콘택 영역에서의 누설전류 증가 문제를 해결하기 위해서는 게이트 스페이서의 두께가 증가하여야 한다. 그러나, 스페이서의 두께가 증가하면 반도체 소자의 리프레쉬 특성이 열화되는 문제가 또 있다. 도 3은 게이트 스페이서의 두께 증가로 인한 문제를 나타낸 개략도이다. 도 3을 참조하면, 반도체 기판(10) 상에 소자분리막(15)이 구비되고 리세스 게이트 영역(25) 및 비대칭 불순물 영역(미도시)을 형성 하여 반도체 소자의 숏채널효과에 의한 문제를 어느 정도 해결하려 하였으나, 게이트(30)에 형성하는 스페이서(50)를 지나치게 두껍게 형성하여 랜딩플러그 형성시 반도체 기판이 노출되지 않거나 콘택 면적이 지나치게 좁아지는 문제가 발생한 것을 볼 수 있다.