ＭＯＳ 장치, ＭＯＳ 장치 제조 방법 및 집적 회로 document_id A220517009122

본 발명은 일반적으로 반도체 장치에 관한 것이고, 보다 구체적으로는 고 주파수 성능이 향상된 MOS(metal-oxide-semiconductor) 장치 및 이러한 장치를 제조하는 방법에 관한 것이다. LDMOS(laterally diffused MOS) 장치 등의 MOS 장치는 예컨대 무선 통신 시스템에서 전력 증폭기와 같은 각종 애플리케이션에 사용된다. LDMOS 장치의 직류(DC) 성능에 관하여, 일반적으로 온 상태 저항이 낮고 트랜스컨덕턴스가 높은 것이 바람직하다. 저 전압(예컨대, 약 10 볼트 미만의 항복 전압) LDMOS 장치의 온 상태 저항은 주로 채널 영역에서의 저항에 의해 지배된다. 예를 들어, 저 전압 LDMOS 장치에서, 채널 저항은 장치의 전체 온 상태 저항의 약 80 퍼센트를 좌우한다. 이에 비해, 고 전압 전력 MOSFET(MOS field-effect transistor) 장치의 온 상태 저항은 주로 장치 내의 드리프트 영역의 저항에 의해 지배된다. 낮은 온 상태 저항 및/또는 보다 높은 전력 처리 능력을 달성하기 위해서는, 통상 보다 넓은 채널이 필요하다. 그러나, 보다 넓은 채널을 포함하는 장치를 형성하게 되면, 장치의 평면 특성으로 인해 보다 많은 칩 면적이 소모될 것이다. 또한, 이에 따라 장치 내의 P-N 접합부의 주변의 함수인, 장치의 출력 캐패시턴스가 채널 폭의 함수로서 증가할 것이다. 장치의 출력 캐패시턴스가 증가되면, LDMOS 장치의 고(예컨대, 약 1GHz 초과의) 주파수 성능에 바람직하지 않게 영향을 미친다. 본 명세서에서 참조로서 인용하는 2001년 12월 IEEE Transactions on Electron Devices, Vol, 48, NO 12에서의 Yuanzheng Zhu 등의 "Folded Gate LDMOS Transistor with Low On-Resistance and High Transconductance"라는 제목의 논문에 개시되는 폴드형 게이트 LDMOS 구조를 채용함으로써, 상당량의 칩 면적을 추가로 소모하지 않으며 LDMOS의 채널 폭을 증가시키는 것이 공지되어 있다. 그러나, LDMOS 장치의 폴드형 게이트 구성은 칩 면적을 크게 증가시키지 않으며 온 상태 저항이 감소된 장치를 제조할 수 있지만, 이러한 방법에 의해서는, 접합부 캐패시턴스가, 장치 내의 P-N 접합부의 주변과, 채널 영역이 실질적으로 평면으로 형성된 경우와 동일하게 유지되기 때문에 고 주파수 성능을 향상시키는데 있어서 본질적으로는 이익을 제공하지 않는다. 따라서, 통상 종래의 MOS 장치에 영향을 미치는 위에서 명시한 결점들 중 하나 이상이 제거되어 고 주파수 성능 및 온 상태 특성을 향상시킬 수 있는 MOS 장치에 대한 필요성이 제기된다. 아울러, 이러한 MOS 장치는 표준 IC(integrated circuit) 프로세스 기술과 완전히 호환 가능하면 바람직할 것이다.