박막 트랜지스터 어레이 기판의 제조 방법 및 이를 이용한박막 트랜지스터 어레이 기판 document_id A220623013921

본 발명은 박막 트랜지스터 어레이 기판의 제조 방법 및 이를 이용한 박막 트랜지스터 어레이 기판에 관한 것으로 특히, 제조 공정을 단순화할 수 있는 박막 트랜지스터 어레이 기판의 제조 방법 및 이를 이용한 박막 트랜지스터 어레이 기판에 관한 것이다. 실리콘은 결정 상태에 따라 비결정질 실리콘(Amorphous silicon)과 결정질 실리콘(Crystalne silicon)으로 대별된다. 비결정질 실리콘은 350℃ 이하의 낮은 온도에서 박막으로 증착 가능하다. 이 때문에 비결정질 실리콘은 액정표시소자의 박막 트랜지스터(Thin Film Transistor : 이하, “TFT”라 함)의 액티브층의 재료로 주로 이용되고 있다. 그러나, 비결정질 실리콘은 0.5 cm2/Vs 이하의 낮은 이동도로 인하여 우수한 전기적 특성이 요구되는 대화면 액정표시소자에 적용되기가 곤란하다. 이에 비하여 폴리 실리콘은 이동도가 수십에서 수백 cm2/Vs 이하의 높은 이동도를 가진다. 또한, 폴리 실리콘을 TFT의 반도체층에 적용하는 경우 표시 영역의 TFT와 함께 구동 드라이브 집적 회로의 TFT를 TFT 어레이 기판에 형성할 수 있다. 따라서, 이러한 폴리 실리콘을 TFT의 반도체층으로 적용하여 액정표시소자를 구현하기 위한 연구가 활발히 진행되고 있다. 도 1은 액정표시소자를 개략적으로 나타내는 회로도이다. 도 1을 참조하면, 액정표시소자는 데이터 라인(124)들과 게이트 라인(125)들이 교차하고 그 교차부에 TFT가 형성되며, 액정 셀(Clc)들이 매트릭스 형태로 배치되는 표시 영역(122)과, 데이터 라인(124)들에 데이터를 공급하기 위한 데이터 구동 회로(121)와, 게이트 라인(125)들에 게이트 펄스를 공급하기 위한 게이트 구동 회로(123)를 구비한다. 표시 영역(122)의 TFT들은 일반적으로 N형 TFT로 구현되며 게이트 라인(125)으로부터 게이트 펄스에 응답하여 데이터 라인(124)에 공급된 데이터를 액정 셀(Clc)에 공급한다. 이 TFT의 게이트 전극은 게이트 라인(125)에 접속되고 소스 전극은 데이터 라인(124)에 접속되며, 드레인 전극은 액정 셀(Clc)의 화소 전극에 접속된다. 또한, 표시 영역(122)은 액정 셀(Clc)의 전압을 유지시키기 위한 스토리지 커패시터(Cst)를 포함한다. 스토리지 커패시터(Cst)는 TFT의 액티브층에 n+ 또는 p+ 이온이 도핑된 스토리지 전극과 액정 구동을 위한 기준 전압(Vcom)을 공급받는 스토리지 공통 전극의 중첩 영역에 형성된다. 데이터 구동 회로(121)는 클럭을 샘플링하기 위한 쉬프트 레지스터, 데이터를 일시 저장하기 위한 레지스터, 쉬프트 레지스터로부터의 클럭 신호에 응답하여 데이터를 1 라인분씩 저장하고 저장된 1 라인분의 데이터를 동시에 출력하기 위한 래치, 래치로부터의 디지털 데이터 값에 대응하여 정극성/부극성의 감마 전압을 선택하기 위한 디지털-아날로그 변환기, 정극성/부극성 감마 전압에 의해 변환된 아날로그 데이터 전압이 공급되는 데이터 라인(124)들을 선택하기 위한 멀티플렉서 및 멀티플렉서와 데이터 라인(124)들 사이에 접속된 출력 버퍼 등으로 구성된다. 이 데이터 구동 회로(121)는 도시하지 않은 타이밍 콘트롤러의 제어 하에 디지털 비디오 데이터를 아날로그 전압으로 변환하고 그 아날로그 전압의 극성을 도트 인버젼, 칼럼 인버젼, 라인 인버젼 등의 극성 반전 방식에 따라 제어한다. 게이트 구동 회로(123)는 게이트 펄스를 순차적으로 발생하는 쉬프트 레지스터와, 게이트 펄스의 전압을 액정셀(Clc)의 구동에 적합한 레벨로 쉬프트시키기 위한 레벨 쉬프터 등으로 구성된다. 이 게이트 구동 회로(123)는 도시하지 않은 타이밍 콘트롤러의 제어 하에 게이트 라인(125)들에 순차적으로 게이트 펄스를 공급한다. 이러한 구동 회로들(121, 123)은 일반적으로 N형 TFT와 P형 TFT를 결합시킨 다수의 CMOS 소자들을 포함한다. 도 2는 도 1에 도시된 TFT 어레이 기판의 표시 영역을 자세히 나타내는 평면도이며, 도 3은 도 2에 도시된 Ⅰ-Ⅰ’선을 따라 절취한 단면도이다. 도 2 및 도 3을 참조하면, TFT 어레이 기판의 표시 영역은 하부 기판(10) 위에 형성된 버퍼층(11)과, 층간 절연막(22)을 사이에 두고 교차하게 형성되는 게이트 라인(125) 및 데이터 라인(124)과, 그들(124, 125)의 교차부에 형성된 TFT와, 게이트 라인(125)과 데이터 라인(124)의 교차 구조로 마련된 화소 영역에 형성된 화소 전극(26)을 구비한다. 그리고, 게이트 절연막(21)을 사이에 두고 서로 중첩되어 스토리지 커패시터(Cst, 도 1 참조)를 형성하는 스토리지 전극(12)과 스토리지 공통 전극(20)을 구비한다. TFT는 게이트 라인(125)의 게이트 펄스에 응답하여 데이터 라인(124)에 공급된 데이터가 화소 전극(26)에 충전되어 유지되게 한다. 이를 위하여, TFT는 게이트 라인(125)과 접속된 게이트 전극(23a)과, 데이터 라인(124)과 접속된 소스 전극(24a)과, 화소 전극(26)과 접속된 드레인 전극(24b)과, 게이트 전극(23a)과 게이트 절연막(21)을 사이에 두고 중첩되면서 소스 전극(24a) 및 드레인 전극(24b) 사이에 채널을 형성하는 활성층(13a)을 구비한다. 스토리지 커패시터(Cts)는 액정 셀(Clc)에 공급된 데이터 전압을 다음 데이터 전압이 공급될 때까지 유지한다. 이를 위하여, 스토리지 전극(12)에는 n+ 또는 p+ 이온이 도핑되며, 스토리지 공통 전극(20)에는 액정 구동을 위한 기준 전압(이하, 공통 전압)이 공급된다. 이하, 도 4a 내지 도 5g를 참조하여 종래의 TFT 어레이 기판의 표시 영역에 포함된 N형 TFT 및 스토리지 커패시터와, 구동 회로에 포함된 N형 및 P형 TFT의 제조 방법을 설명하면 다음과 같다. 도 4a 및 도 5a를 참조하면, 종래의 TFT 어레이 기판의 제조 방법은 하부 기판(10) 위에 버퍼층(11) 및 폴리 실리콘층을 순차로 전면 형성하고, 폴리 실리콘층을 제1 마스크를 이용한 포토리쏘그래피 공정과 식각 공정으로 패터닝하여 표시 영역에 포함된 N형 TFT의 액티브층(13a) 및 스토리지 전극(12)과, 구동 회로에 포함된 N형 및 P형 TFT의 액티브층(13d, 13g)을 형성한다. 이어서, 제2 마스크를 이용한 포토리쏘그리피 공정으로 스토리지 전극(12)을 제외한 표시 영역 및 구동 회로들에 포함된 액티브층들(13a, 13d, 13g)을 가리는 포토레지스트 패턴을 형성하여 도 4b 및 도 5b와 같이 스토리지 전극(12)에 n+ 또는 p+ 이온을 주입한다. 그런 다음, 액티브층들(13a, 13d, 13g) 및 스토리지 전극(12)이 형성된 하부 기판(10) 위에 SiO2 등을 포함하는 절연 물질을 전면 도포하여 게이트 절연막(21)을 형성한다. 그리고, 게이트 절연막(21) 위에 게이트 금속층을 전면 증착한 후 제3 마스크를 이용한 포토리쏘그래피 공정과 식각 공정으로 게이트 금속층을 패터닝하여 도 4c 및 도 5c와 같이 게이트 전극들(23a, 23b, 23c)과, 스토리지 공통 전극(20)과, 게이트 라인들(125, 도 1 참조) 및 도시하지 않은 게이트 패드들을 형성한다. 이후, 형성된 게이트 전극들(23a, 23b, 23c)을 마스크로 이용하여 액티브층들(13a, 13d, 13g)에 n- 이온들을 주입한다. 이때, 주입되는 n- 이온들은 인(P)이나 비소(As)와 같은 불순물로써 그 농도가 1012～1013/cm2 정도로 매우 작다. 이 불순물 주입 공정에 의해 액티브층들(13a, 13d, 13g)의 양측에는 불순물 농도가 비교적 작은 엘디디(Lightly Doped Drain : 이하, “LDD”라 함) 영역(14a 내지 14f)이 형성된다. 이러한 LDD 영역(14a 내지 14f)은 표시 영역에 포함된 N형 TFT(131)와 구동 회로의 N형 TFT의 오프 전류를 감소시키는 역할을 한다. 도 4d 및 도 5d를 참조하면, 종래의 TFT 어레이 기판의 제조 방법은 제4 마스크를 이용한 포토리쏘그래피 공정으로 표시 영역의 N형 TFT(131) 및 구동 회로의 N형 TFT(132)의 소스 영역들(13b, 13e)과 드레인 영역들(13c, 13f)을 노출시키는 포토레지스트 패턴을 형성하여 표시 영역의 N형 TFT(131) 및 구동 회로의 N형 TFT(132)의 소스 영역들(13b, 13e)과 드레인 영역들(13c, 13f)에 n+ 이온들을 주입한다. 이때, 주입되는 n+ 이온들은 인(P)이나 비소(As)와 같은 불순물로써 그 농도가 1～2×1015/㎠ 정도이다. 그리고, 제5 마스크를 이용한 포토리쏘그래피 공정으로 구동 회로의 P형 TFT(133)의 소스 영역(13h)과 드레인 영역(13i)을 노출시키는 포토레지스트 패턴을 형성하여 구동 회로의 P형 TFT(133)의 소스 영역(13h)과 드레인 영역(13i)에 p+ 이온을 주입한다. 이때, 주입되는 p+ 이온들은 붕소(B)와 같은 불순물로써 그 농도가 1～2×1015/㎠ 정도이다. 이어서, 하부 기판(10) 위에 SiO2 등을 포함하는 절연 물질을 전면 도포하여 층간 절연막(22)을 전면 형성하고, 게이트 절연막(21) 및 층간 절연막(22)을 제6 마스크를 이용한 포토리쏘그래피 공정과 식각 공정으로 패터닝하여 도 4e 및 도 5e와 같이 액티브층의 소스 영역들(13b, 13e, 13h)을 노출시키는 소스 접촉홀들(134a, 134c, 134e)과, 액티브층의 드레인 영역들(13c, 13f, 13i)을 노출시키는 드레인 접촉홀들(134b, 134d, 134f)을 형성한다. 그런 다음, 소스/드레인 금속 물질을 소스 접촉홀들(134a, 134c, 134e)과 드레인 접촉홀들(134b, 134d, 134f)이 형성된 하부 기판(10) 위에 전면 증착하고, 소스/드레인 금속층을 제7 마스크를 이용한 포토리쏘그래피 공정과 식각 공정으로 패터닝하여 도 4f 및 도 5f에 도시된 바와 같이 소스 전극들(24a, 24c, 24e) 및 드레인 전극들(24b, 24d, 24f)과, 데이터 라인들(124)과 도시하지 않은 데이터 패드들이 형성된다. 소스 전극들(24a, 24c, 24e)은 소스 접촉홀들(134a, 134c, 134e)을 통해 액티브층의 소스 영역들(13b, 13e, 13h)과 접속되며, 드레인 전극들(24b, 24d, 24f)은 드레인 접촉홀들(134b, 134d, 134f)을 통해 액티브층의 드레인 영역들(13c, 13f, 13i)과 접속된다. 도 4g 및 도 5g를 참조하면, 종래의 TFT 어레이 기판의 제조방법은 하부 기판(10) 위에 SiNx 등을 포함하는 절연 물질을 전면 도포하여 보호막(25)을 전면 형성하고, 보호막(25)을 제8 마스크를 이용한 포토리쏘그래피 공정과 식각 공정으로 패터닝하여 표시 영역의 N형 TFT의 드레인 전극(24b)의 일부를 노출시키는 화소 접촉홀(135)을 형성한다. 그리고, 화소 접촉홀(135)이 형성된 보호막(25) 상에 ITO와 같은 투명 도전성 물질을 전면 증착하고, 제9 마스크를 이용한 포토리쏘그래피 공정과 식각 공정으로 패터닝하여 화소 접촉홀(135)을 통해 드레인 전극(24b)과 접속되는 화소 전극(26)을 형성한다. 이와 같이 종래의 TFT 어레이 기판은 9 마스크를 이용하여 형성된다. 여기서, 각 마스크 공정은 박막 증착 공정, 세정 공정, 노광 공정과 현상 공정을 포함하는 포토리쏘그래피 공정, 식각 공정, 포토레지스트 박리 공정, 검사 공정 등과 같은 많은 공정을 포함한다. 이에 따라, TFT 어레이 기판은 그 제조가 복잡하다는 단점이 있다.