반도체 메모리 장치의 ＤＬＬ회로 및 클럭 지연 고정 방법 document_id A220623014971

본 발명은 반도체 메모리 장치의 DLL(Delay Locked Loop) 회로 및 클럭 지연 고정 방법에 관한 것으로, 보다 상세하게는 동작 전압의 변화에 따라 지연량을 제어하는 반도체 메모리 장치의 DLL 회로 및 클럭 지연 고정 방법에 관한 것이다. 일반적으로 DLL 회로는 외부 클럭을 변환하여 얻은 기준 클럭에 대하여 일정 시간 위상이 앞서는 내부 클럭을 제공하는 데 사용된다. 일반적으로 내부 클럭은 싱크로너스 디램(SDRAM) 등과 같이 비교적 높은 집적도를 갖는 반도체 메모리 장치에서, 외부 클럭과 동기 되어 동작하기 위하여 생성된다. 보다 상세히 설명하면, 입력핀을 통해 입력되는 외부 클럭이 클럭 입력 버퍼로 입력되면 클럭 입력 버퍼로부터 내부 클럭이 발생한다. 이후 내부 클럭이 데이터 출력 버퍼를 제어하여 외부로 데이터가 출력된다. 이 때 내부 클럭은 클럭 버퍼에 의해 외부 클럭으로부터 일정 시간 지연되고, 또한 데이터 출력 버퍼로부터의 출력 데이터도 내부 클럭으로부터 일정 시간 지연된 후 출력된다. 따라서 출력 데이터는 외부 클럭에 대하여 많은 시간이 지연된 후에 출력되는 문제점이 있다. 다시 말해서 외부 클럭 인가 후 데이터가 출력되는 시간, 즉 출력 데이터 액세스 시간이 길어지는 문제점이 있다. 이러한 문제점을 해결하기 위하여 DLL 회로를 사용하여 내부 클럭의 위상을 외부 클럭에 대해 소정 시간 앞서도록 만들어 줌으로써, 출력 데이터가 외부 클럭에 대하여 지연 없이 출력될 수 있도록 한다. 즉 DLL 회로는 외부 클럭을 수신하고 일정 시간 위상이 앞서는 내부 클럭을 발생하며, 내부 클럭은 데이터 출력 버퍼 등의 영역에서 기준 클럭으로 사용된다. 이하, 종래의 기술에 따른 DLL 회로를 도 1 ~ 도 3을 참조하여 설명하면 다음과 같다. 도 1은 종래의 기술에 따른 반도체 메모리 장치의 DLL 회로의 내부 구성을 나타낸 블록도이다. 도시한 DLL 회로는 외부 클럭(clk_ext)의 진폭을 변환하여 내부 클럭(clk_int)을 생성하는 클럭 버퍼(10), 상기 내부 클럭(clk_int)에 지연 시간을 부여하고 n개의 지연 제어 신호(dcl003c#1:n003e#)의 입력에 대응하여 상기 단위 지연된 내부 클럭(clk_int)을 푸쉬(push) 또는 풀(pull) 지연시켜 지연 클럭(clk_dly)을 생성하는 지연 수단(20), 상기 지연 클럭(clk_dly)을 구동하여 출력 클럭(clk_out)으로 출력하는 클럭 출력 드라이버(30), 상기 지연 클럭(clk_dly)의 반도체 메모리 장치 외부까지의 전송 경로에 존재하는 지연 소자들에 의해 부여되는 지연 시간을 보상하기 위해 상기 지연 클럭(clk_dly)을 지연시켜 피드백 클럭(clk_fb)을 생성하는 지연 보상 수단(40), 상기 내부 클럭(clk_int)과 상기 피드백 클럭(clk_fb)의 위상을 비교하는 위상 비교 수단(50), 상기 위상 비교 수단(50)의 위상 비교 결과에 따라 푸쉬 지연 신호(psd) 또는 풀 지연 신호(pld)를 생성하는 지연 제어 수단(60) 및 상기 푸쉬 지연 신호(psd) 또는 풀 지연 신호(pld)의 입력에 대응하여 상기 n개의 지연 제어 신호(dcl003c#1:n003e#)를 생성하여 상기 지연 수단(20)에 전달하는 쉬프트 레지스터(70)로 구성된다. 상기 반도체 메모리 장치의 외부로부터 상기 외부 클럭(clk_ext)이 상기 클럭 버퍼(10)에 전달되면, 상기 클럭 버퍼(10)는 작은 진폭을 갖는 상기 외부 클럭(clk_ext)을 큰 진폭의 상기 내부 클럭(clk_int)으로 변환하여 상기 지연 수단(20)에 전달한다. 이후 상기 지연 수단(20)은 상기 내부 클럭(clk_int)을 기 설정된 시간만큼 지연시켜 상기 지연 클럭(clk_dly)으로 출력한다. 상기 지연 보상 수단(40)에는 상기 지연 수단(20)에서 출력된 상기 지연 클럭(clk_dly)이 상기 반도체 메모리 장치 외부로 출력되는 경로에 존재하는 지연 요소들의 지연값이 기 계산되어 있다. 따라서 상기 지연 보상 수단(40)은 상기 지연 요소들의 지연값을 보상하기 위한 소정의 지연 시간을 상기 지연 클럭(clk_dly)에 부여하여 상기 피드백 클럭(clk_fb)을 생성한다. 이후 상기 위상 비교 수단(50)은 상기 내부 클럭(clk_int)에 대한 상기 피드백 클럭(clk_fb)의 위상 차이를 감지하여 그 결과를 상기 지연 제어 수단(60)에 전달한다. 이에 따라 상기 지연 제어 수단(60)은 상기 위상 비교 수단(50)에서 전달한 결과로부터 상기 푸쉬 지연 신호(psd) 또는 상기 풀 지연 신호(pld)를 생성한다. 이후 상기 쉬프트 레지스터(70)는 상기 푸쉬 지연 신호(psd) 또는 상기 풀 지연 신호(pld)의 입력에 대응하여 상기 지연 제어 신호(dcl)를 생성한다. 이 때 상기 지연 제어 신호(dcl)는 상기 지연 수단(20)이 상기 내부 클럭(clk_int)에 부여하는 지연 시간의 양을 결정한다. 이에 따라 상기 지연 수단(20)은 상기 n개의 지연 제어 신호(dcl003c#0:n003e#)의 지시에 따라 상기 내부 클럭(clk_int)에 양 또는 음의 지연 시간을 부여한다. 도 2는 도 1에 도시한 지연 수단의 내부 구성도이다. 상기 지연 수단(20)은 상기 내부 클럭(clk_int)과 한 개의 지연 제어 신호(dcl003c#i003e#)를 각각 입력 받는 n개의 낸드게이트(ND003c#1:n003e#) 및 상기 n개의 낸드게이트(ND003c#1:n003e#)에서 출력되는 n개의 단위 제어 신호(ucl003c#1:n003e#) 중 하나의 단위 제어 신호(ucl003c#i003e#)를 각각 입력 받아 앞 단의 단위 지연기(210)로부터 전달되는 지연 신호(udl003c#i003e#)를 소정 시간 지연시키는 n개의 상기 단위 지연기(210)로 구성된다. 이 때 상기 n개의 지연 제어 신호(dcl003c#1:n003e#)는 상기 쉬프트 레지스터(70)에 입력된 상기 푸쉬 지연 신호(psd) 또는 풀 지연 신호(pld)에 의해 생성되는, 상기 지연 수단(20)의 지연량을 결정하기 위한 신호이다. 지연량을 결정하기 위해서는 상기 n개의 단위 지연기(210)를 선택적으로 활성화시켜야 하며, 이를 위해 상기 n개의 지연 제어 신호(dcl003c#1:n003e#)가 선택적으로 인에이블 된다. 상기 지연 제어 신호(dcl003c#i003e#)가 로우 레벨(Low Level)로 디스에이블 된 낸드게이트(ND003c#i003e#)에서는 하이 레벨(High Level)의 단위 제어 신호(ucl003c#i003e#)가 출력되어 해당 단위 지연기(210)에 전달된다. 그러나 상기 지연 제어 신호(dcl003c#i003e#)가 인에이블 된 낸드게이트(ND003c#i003e#)에서는 상기 내부 클럭(clk_int)이 반전된 형태의 단위 제어 신호(ucl003c#i003e#)가 출력되어 해당 단위 지연기(210)에 전달된다. 상기 단위 지연기(210)는 상기 단위 제어 신호(ucl003c#i003e#)가 인에이블 되어 입력되면 앞 단의 단위 지연기(210)에서 출력되는 지연 신호(udl003c#i003e#)를 소정 시간 지연시킨다. 이 때 최초의 단위 지연기(210)는 상기 지연 신호(udl003c#1003e#)로 지연 수단 동작 전압(이하, Vdll)을 입력 받고, 마지막 단에 구비되는 단위 지연기(210)는 상기 지연 클럭(clk_dly)를 출력한다. 도 3은 도 2에 도시한 단위 지연기의 상세 구성을 나타낸 회로도이다. 상기 단위 지연기(210)는 상기 단위 제어 신호(ucl003c#i003e#)의 입력에 대응하여 상기 지연 신호(udl003c#i003e#)를 구동하는 제 1 구동부(212), 상기 제 1 구동부(212)에서 구동된 신호를 소정 시간 지연시키는 제 1 지연부(214), 상기 제 1 지연부(214)에서 지연된 신호를 구동하는 제 2 구동부(216) 및 상기 제 2 구동부(216)에서 구동된 신호를 소정 시간 지연시키는 제 2 지연부(218)로 구성된다. 여기에서 상기 제 1 구동부(212)는 게이트 단에 상기 지연 신호(udl003c#i003e#)가 입력되고 소스 단에 상기 Vdll이 인가되며 드레인 단이 제 1 노드(N1)에 연결되는 제 1 트랜지스터(TR1), 게이트 단에 상기 단위 제어 신호(ucl003c#i003e#)가 입력되고 소스 단에 상기 Vdll이 인가되며 드레인 단이 상기 제 1 노드(N1)에 연결되는 제 2 트랜지스터(TR2), 게이트 단에 상기 지연 신호(udl003c#i003e#)가 입력되고 드레인 단이 상기 제 1 노드(N1)에 연결되는 제 3 트랜지스터(TR3) 및 게이트 단에 상기 단위 제어 신호(ucl003c#i003e#)가 입력되고 드레인 단이 상기 제 3 트랜지스터(TR3)의 소스 단과 연결되며 소스 단에 구동 전압(Vdrv)이 인가되는 제 4 트랜지스터(TR4)로 구성된다. 이 때, 상기 구동 전압(Vdrv)은 상기 Vdll보다 낮은 레벨의 전위를 갖는 전압으로서, 상기 Vdll과 함께 상기 지연 수단(20)에서 출력되는 상기 지연 클럭(clk_dly)의 하이 레벨 및 로우 레벨을 정의하기 위한 전압이다. 상기 제 1 지연부(214)는 상기 제 1 노드(N1)로부터 전달되는 신호를 소정 시간 지연시키는 제 1 저항(R1)으로 구성된다. 그리고 상기 제 2 구동부(216)는 게이트 단에 상기 제 1 지연부(214)의 출력 신호가 입력되고 소스 단에 상기 Vdll이 인가되며 드레인 단이 제 2 노드(N2)에 연결되는 제 5 트랜지스터(TR5), 게이트 단 및 소스 단에 상기 Vdll이 인가되며 드레인 단이 상기 제 2 노드(N2)에 연결되는 제 6 트랜지스터(TR6), 게이트 단에 상기 제 1 지연부(214)의 출력 신호가 입력되고 드레인 단이 상기 제 2 노드(N2)에 연결되는 제 7 트랜지스터(TR7) 및 게이트 단에 상기 Vdll이 인가되고 드레인 단이 상기 제 7 트랜지스터(TR7)의 소스 단과 연결되며 소스 단에 상기 구동 전압(Vdrv)이 인가되는 제 8 트랜지스터(TR8)로 구성된다. 또한 상기 제 2 지연부(218)는 상기 제 2 노드(N2)로부터 전달되는 신호를 소정 시간 지연시키는 제 2 저항(R2)으로 구성된다. 상기 단위 제어 신호(ucl003c#i003e#)는 디스에이블시 하이 레벨의 전위를 갖는 신호이다. 이후 상기 디스에이블 된 단위 제어 신호(ucl003c#i003e#)가 상기 제 1 구동부(212)에 입력되면 상기 제 2 트랜지스터(TR2)는 턴 오프(turn off) 되고 상기 제 4 트랜지스터(TR4)는 턴 온(turn on) 된다. 이 때 상기 지연 신호(udl003c#i003e#)가 상기 제 1 구동부(212)에 입력되면 상기 제 1 및 제 3 트랜지스터(TR1, TR3)에 의해 반전되어 상기 제 1 지연부(214)에 전달된다. 이 때 상기 제 2 구동부(216)의 제 6 트랜지스터(TR6)는 턴 오프 되고 상기 제 8 트랜지스터(TR8)는 턴 온 되어 있으므로 상기 제 1 지연부(214)에서 소정 시간 지연된 신호는 상기 제 5 및 제 7 트랜지스터(TR5, TR8)에 의해 반전되어 상기 제 2 지연부(218)에 전달된다. 상기 제 2 지연부(218)는 전달된 신호를 소정 시간 지연시켜 출력한다. 이 때의 상기 제 2 지연부(218)의 출력 신호는 클럭의 형태를 형성하지 못한다. 이는 상기 단위 제어 신호(ucl003c#i003e#)가 디스에이블 되었기 때문이다. 즉 상기 단위 제어 신호(ucl003c#i003e#)가 디스에이블 되면 상기 내부 클럭(clk_int)의 지연 동작은 수행되지 않는다. 그러나 상기 단위 제어 신호(ucl003c#i003e#)는 인에이블시 상기 내부 클럭(clk_int)이 반전된 형태가 된다. 이후 상기 제 1 구동부(212)는 상기 지연 신호(udl003c#i003e#)의 전위가 하이 레벨일 때 상기 단위 제어 신호(ucl003c#i003e#)의 전위가 하이 레벨인 경우 상기 구동 전압(Vdrv) 레벨의 신호를 출력하고, 그 외의 경우 상기 Vdll 레벨의 신호를 출력한다. 이에 따라 상기 제 1 지연부(214)에는 상기 내부 클럭(clk_int)이 반전된 형태의 신호가 입력되고, 상기 제 1 지연부(214)는 이를 지연시켜 상기 제 2 구동부(216)에 전달한다. 상기 제 2 구동부(216)는 전달된 신호를 반전시켜 상기 제 2 지연부(218)에 전달하고, 상기 제 2 지연부(218)는 이를 지연시켜 출력한다. 이처럼, 상기 단위 제어 신호(ucl003c#i003e#)가 인에이블 되면 상기 단위 지연기(210)의 출력 신호는 상기 내부 클럭(clk_int)이 지연된 클럭 신호가 된다. 이러한 과정을 통해 지연된 클럭 신호는 이후 활성화된 상기 단위 지연기(210)를 거쳐 상기 지연 제어 신호(dcl003c#1:n003e#)가 지시하는 만큼의 지연량을 상기 내부 클럭(clk_int)에 부여하는 것이다. 반도체 메모리 장치는 점점 더 고주파의 클럭을 사용하여 데이터 입출력 동작의 속도를 높이는 추세에 있다. 따라서 DLL 회로의 지연 수단을 동작시키기 위한 Vdll은 DLL 회로 내에 존재하는 저항 요소들에 의한 동작 속도 저하를 방지하기 위해 보다 높은 레벨로 사용된다. 그러나 상기 Vdll의 레벨은 외부 환경의 영향에 의해 레벨 변화를 겪는다. 만일 상기 Vdll의 레벨이 높아진 상태로 클럭이 고정되면, 이후 상기 Vdll의 레벨이 하강한 경우 부여 받는 지연 시간이 너무 많아진다는 문제점이 생긴다. 마찬가지로 상기 Vdll이 낮아진 상태로 클럭이 고정되면, 이후 상기 Vdll의 레벨이 상승한 경우 부여 받는 지연 시간이 너무 적어진다는 문제점이 생긴다. 이와 같이 종래에는 지연 수단 동작 전압 레벨의 변동에 따른 지연 시간의 변화량을 제어하지 못하여 DLL 회로를 구현함에 있어서 오동작 발생의 여지가 존재하였다.