액정 표시 장치 document_id A220623014996

본 발명은 액정표시장치에 관한 것으로, 특히 DLS(data line sharing) 타입의 액정표시장치에서 공통라인의 위치를 변경함으로써 개구율을 향상시킬수 있는 액정표시장치에 관한 것이다. 최근, 음극선관(Cathode Ray Tube)의 단점인 무게와 부피를 줄일 수 있는 각종 평판 표시장치들이 대두되고 있다. 이러한 평판 표시장치로는 액정표시장치(Liquid Crystal Display), 전계방출 표시장치(Field Emission Display), 플라즈마 표시 패널(Plasma Display Panel) 및 발광 표시장치(Light Emitting Display) 등이 있다. 이러한, 평판 표시장치 중 액정표시장치는 전계를 이용하여 액정의 광 투과율을 조절함으로써 화상을 표시하게 된다. 이를 위하여, 액정표시장치는 스위칭 소자로서의 TFT(Thin Film Transistor; 박막 박막트랜지스터)를 이용한 액티브 매트릭스 방식의 액정표시장치가 알려져 있다. 이 액티브 매트릭스 방식의 액정표시장치는, 게이트 라인과 데이터 라인을 매트릭스 형상으로 배치하여 그 교차점에 TFT가 배치된 TFT 어레이 기판과 그 기판과 소정의 간격을 두고 배치되는 대향 기판 사이에 액정 재료를 봉입하고, 이 액정 재료에 인가되는 전압을 TFT에 의해 제어하여 액정의 전기 광학적 효과를 이용하여 표시를 가능하게 하고 있다. 이러한, 액티브 매트릭스 방식의 액정표시장치의 고선명화를 수반하는 화소 수의 증대에 따라 화소 수의 증대에 따른 게이트 라인과 데이터 라인의 수량이 매우 많아지고, 구동 집적회로의 수도 증가하여 비용의 상승을 초래하고 있다. 또한, 구동 집적회로와 어레이 기판에서의 접속을 위한 패드 간의 피치가 좁아져서 상호간의 접속이 곤란하여 접속 작업의 수율을 저하시킨다. 이러한 문제를 동시에 해결하기 위하여, 대한민국 특허공개번호 2005-0000105호(공개일자, 2005년 01월03일)에서는 인접하는 2개의 화소에 1개의 데이터 라인으로부터 시분할로 전위를 공급함으로써 데이터 구동 집적회로의 수효를 줄여 원가를 절감할 수 있는 액정표시장치 및 그의 구동방법이 제안되었다. 이러한, 대한민국 특허공개번호 2005-0000105호에서는 액정의 열화 방지 및 표시품질의 향상을 위하여, 데이터 전압의 극성을 프레임, 라인 및 도트 중 어느 하나로 반전시키고, 1 수평기간 동안 게이트 펄스를 1/2 수평기간 단위로 중첩시켜 게이트 라인에 공급한다. 즉, 단위셀이 매트릭스 형태로 배열되고 홀수번째 게이트라인은 홀수번째 행의 단위셀을 구동하고 짝수번째 게이트라인은 짝수번째행의 단위셀을 구동하도록 배열된다. 그리고, 각 데이터 라인은 양측의 단위셀을 구동하도록 배열된다. 따라서, 단위셀들의 열과 열 사이에는 두 개의 게이트 라인이 배열되고, 행방향으로 인접한 두 행의 단위셀에 하나의 데이터라인이 배열된다. 그리고, 박막트랜지스터는 각각 게이트라인과 데이터라인이 교차하는 부분에 형성된다. 도 2는 도 1a 및 도 1b에 도시된 각 화소에 공급되는 데이터 전압의 극성 및 게이트 펄스를 나타내는 파형도이다. 먼저, 데이터 전압의 극성은 수평라인 단위로 반전되도록 공급되며, 게이트 펄스는 이전 게이트 라인(GL)에 공급되는 게이트 펄스와 1/2 수평기간이 중첩되도록 공급된다. 이때, 게이트 라인(GL)에 공급되는 게이트 펄스는 동일한 폭을 가지게 된다. 이에 따라, 각 화소(16)는 1 수평기간 중 이전 게이트 라인(GL)에 공급되는 게이트 펄스와 중첩되는 제 1 기간 동안 데이터 전압을 예비 충전(Pre-charging)하고, 나머지 제 2 기간에 실제 데이터 전압을 충전하게 된다. 도 2를 도 1a 및 도 1b와 결부하여 구체적으로 설명하면 다음과 같다. 먼저, 제 1 수평기간의 제 1 기간 이전 기간 동안 제 1 게이트 라인(GL1)에 접속된 홀수번째 화소(16)는 마지막 제 n 게이트 라인(GLn)에 공급된 게이트 펄스와 중첩되는 게이트 펄스에 의해 각 데이터 라인(DL)으로부터 마지막 수평라인의 각 화소(16)에 공급된 부극성(-)의 데이터 전압에 의해 예비 충전된다. 그런 다음, 제 1 수평기간의 제 1 기간 동안 부극성(-)의 데이터 전압으로 예비 충전된 제 1 게이트 라인(GL1)에 접속된 홀수번째 화소(16)는 게이트 펄스에 의해 각 데이터 라인(DL)으로부터의 홀수번째 화소용 정극성(+)의 데이터 전압을 충전한다. 이와 동시에, 제 1 수평기간의 제 1 기간 동안 제 2 게이트 라인(GL2)에 접속된 짝수번째 화소(16)는 제 1 게이트 라인(GL1)에 공급되는 게이트 펄스와 중첩되도록 공급되는 게이트 펄스에 의해 각 데이터 라인(DL)으로부터의 홀수번째 화소용 정극성(+)의 데이터 전압을 예비 충전하게 된다. 이어서, 제 1 수평기간의 제 2 기간 동안 홀수번째 화소용 정극성(+)의 데이터 전압으로 예비 충전된 제 2 게이트 라인(GL2)에 접속된 홀수번째 화소(16)는 게이트 펄스에 의해 각 데이터 라인(DL)으로부터의 짝수번째 화소용 정극성(+)의 데이터 전압을 충전한다. 이와 동시에, 제 1 수평기간의 제 2 기간 동안 제 3 게이트 라인(GL3)에 접속된 홀수번째 화소(16)는 제 2 게이트 라인(GL2)에 공급되는 게이트 펄스와 중첩되도록 공급되는 게이트 펄스에 의해 각 데이터 라인(DL)으로부터의 짝수번째 화소용 정극성(+)의 데이터 전압을 예비 충전하게 된다. 이에 따라, 제 1 수평기간에 각 데이터 라인(DL)의 좌측 및 우측에 접속된 홀수번째 및 짝수번째 화소(16)는 정극성(+)의 데이터 전압을 충전하게 된다. 그런 다음, 제 2 수평기간의 제 1 기간 동안 정극성(+)의 데이터 전압으로 예비 충전된 제 3 게이트 라인(GL3)에 접속된 홀수번째 화소(16)는 게이트 펄스에 의해 각 데이터 라인(DL)으로부터의 홀수번째 화소용 부극성(-)의 데이터 전압을 충전한다. 이와 동시에, 제 2 수평기간의 제 1 기간 동안 제 4 게이트 라인(GL4)에 접속된 짝수번째 화소(16)는 제 3 게이트 라인(GL3)에 공급되는 게이트 펄스와 중첩되도록 공급되는 게이트 펄스에 의해 각 데이터 라인(DL)으로부터의 홀수번째 화소용 부극성(-)의 데이터 전압을 예비 충전하게 된다. 이어서, 제 2 수평기간의 제 2 기간 동안 홀수번째 화소용 부극성(-)의 데이터 전압으로 예비 충전된 제 4 게이트 라인(GL4)에 접속된 짝수번째 화소(16)는 게이트 펄스에 의해 각 데이터 라인(DL)으로부터의 짝수번째 화소용 부극성(-)의 데이터 전압을 충전한다. 이와 동시에, 제 2 수평기간의 제 2 기간 동안 제 5 게이트 라인(GL5)에 접속된 홀수번째 화소(16)는 제 4 게이트 라인(GL4)에 공급되는 게이트 펄스와 중첩되도록 공급되는 게이트 펄스에 의해 각 데이터 라인(DL)으로부터의 짝수번째 화소용 부극성(-)의 데이터 전압을 예비 충전하게 된다. 이에 따라, 제 2 수평기간에 각 데이터 라인(DL)의 좌측 및 우측에 접속된 홀수번째 및 짝수번째 화소(16)는 부극성(-)의 데이터 전압을 충전하게 된다. 이와 같은, 제 1 및 제 2 수평기간과 동일한 방식으로 제 3 내지 제 n 수평기간 동안 각 화소(16)에 게이트 라인들(GL)에 동일한 폭의 게이트 펄스를 공급함과 동시에 각 데이터 라인에 정극성(+) 및 부극성(-)의 데이터 전압을 공급하게 된다. 그러나 상술한 대한민국 특허공개번호 2005-0000105호는 화소영역의 중심을 가로로 지나는 공통라인(407)으로 인하여 개구율이 떨어지는 문제점이 있다. 이를 자세히 살펴보기 위하여 도 1a의 일부 영역을 확대한 도 3을 참조한다. 도 3은 도 1a의 인접한 두개의 픽셀영역(300)의 확대평면도이고, 도 4는 도 3의 I-I'선상의 단면도이다. 도 3은 인접한 두개의 픽셀(P1, P2)을 나타낸 것으로, 상기 인접한 두개의 제 1 및 제 2 픽셀(P1, P2) 상하에 각각 제 3, 제 4 게이트라인(GL3, GL4)(420, 421)이 배열되고, 상기 인접한 두개의 픽셀(P1, P2) 좌우에 각각 제 2, 제 3 데이터 라인(DL2, DL3)(450, 451)이 배열된다. 그리고, 상기 제 3 게이트 라인(420)과 제 3 데이터라인(451)이 교차되는 부분의 제 2 픽셀(P2) 영역에 제 1 박막트랜지스터(410)가 형성되고, 상기 제 4 게이트라인(421)과 제 2 데이터라인(450)이 교차되는 부분의 상기 제 1 픽셀(P1)영역에 제 2 박막트랜지스터(411)가 형성된다. 또한, 각 픽셀(P1, P2)영역에는 각각 상기 제 1 및 제 2 박막트랜지스터와 연결된 화소전극(406)이 형성되고, 상기 게이트라인(420. 421)에 평행한 방향으로 픽셀영역에 공통라인(407)이 형성된다. 그리고 상기 각 박막트랜지스터 영역 및 게이트 및 데이터라인을 포함한 상기 화소전극(406)을 제외한 부분의 빛샘현상을 방지하기 위한 블랙매트릭스층(403)이 형성된다. 따라서 상기 공통라인(407)과 화소전극(406)이 오버랩(overlap)되는 부분에 스토리지 커패시터가 형성된다. 즉, 상기 도 3의 단면구조를 설명하면, 도 4에 도시한 바와같이, 제 1 유리기판(408)위의 박막트랜지스터 형성영역에 상기 게이트라인(421)에서 돌출된 게이트전극(421a)이 형성되고, 상기 픽셀영역에 상기 게이트라인(421)에 수평한 방향으로 공통라인(407)이 형성된다. 그리고 상기 게이트전극(421a)과 공통라인(407)을 포함한 기판전면에 게이트 절연막(402)이 형성되고, 상기 게이트전극(421a) 상측의 상기 게이트절연막(402) 위에 반도체층(401)이 형성된다. 상기 반도체층(401) 양측에 소오스/드레인 전극(450a, 450b)이 형성되고 상기 소오스/드레인 전극(450a, 450b)을 포함한 기판전면에 보호막(405)이 형성되고, 상기 드레인 전극(450b)상의 보호막(405)에 콘택홀이 형성되어 상기 콘택홀을 통한 상기 드레인전극(450a)에 연결되도록 픽셀영역에 화소전극(406)이 형성된다. 그리고 제 2 기판(409)에는 상기 게이트라인 및 데이터라인과 박막트랜지스터 및 화소전극과 화소전극 사이에 상응하는 부분에 블랙매트릭스층(403)이 형성된다. 따라서, 상기 화소전극(406)과 공통라인(407)이 중첩되는 부분에 스토리지 커패시터(Cst)가 형성된다. 그러나 이와같은 종래의 액정표시장치에 있어서는 다음과 같은 문제점이 있었다. 즉, 게이트라인과 평행한 방향으로 픽셀영역에 공통라인이 형성되고 상기 공통라인이 빛을 차단하므로 실제 빛을 투과하는 영역이 좁아져 개구율이 저하되었다.