반도체 소자의 퓨즈 및 그 형성 방법 document_id A220623015474

본 발명은 반도체 제조 기술에 관한 것으로, 특히 리페어 퓨즈 어택을 방지하기 위한 퓨즈 형성 방법이다. 반도체 소자의 제조시 수 많은 미세 셀(Cell) 중에서 한개라도 결함이 있으면 메모리(Memory)로서의 기능을 수행하지 못하므로 불량품을 처리된다. 따라서, 현재는 메모리 소자 내에 일정 셀 어레이(Array) 마다 리던던시 로/칼럼(Redundancy row/column)을 미리 설치해 두어 결함이 발생된 불량 셀을 로/칼럼 단위로 리페어(Repair)해주는 방식으로 진행된다. 여기서 리페어 공정에 대해 좀더 자세히 설명하면 다음과 같다. 반도체 소자 제조 공정 중 결함이 발생할 경우 소자의 수율을 향상시킬 목적으로 소자 설계시 결함있는 소자 또는 회로를 대체하기 위하여 여분의 셀을 부가하며, 이러한 여분의 셀을 집적 회로에 접속시키기 위해 퓨즈를 함께 설계하고 있는데, 리페어 공정은 검사 공정 통해 불량으로 판명된 셀을 퓨즈를 사용하여 칩 내에 내장된 여분의 셀과 연결시켜 재생시키는 공정이다. 즉, 특정 퓨즈들만을 절단하므로서, 리페어할 셀들의 위치 정보를 생성하는 것이다. 리페어 공정의 진행 메카니즘은, 불량이 발생된 셀을 리페어 시키기 위하여 퓨즈 영역을 오픈시킨 다음 해당되는 퓨즈를 레이저 블로잉(Lazer Blowing)을 이용하여 절단한다. 퓨즈를 블로잉 하는 방법은, 일정 수준 이상의 퓨즈 오픈 영역을 필요로 하고, 이 때 레이저 리페어 포인트 범위보다 블로잉 영역이 크게 형성되며, 퓨즈 오픈 영역에 인접한 배선층은 퓨즈 오픈 영역으로부터 일정 수준 이상의 공간을 확보해야 신뢰성 테스트에서 흡습에 의한 배선층 부식 등의 불량 발생을 억제할 수 있다. 도 1a 및 도 1b는 종래 기술에 따른 퓨즈 형성 방법 및 문제점을 나타낸 도면과 사진이다. 도 1a에 도시된 바와 같이, 반도체 기판(11) 상부에 DRAM 구성에 필수적인 공정이 진행된 하부 구조(12)를 형성하고, 하부 구조(12) 상에 층간절연막(13)을 형성한다. 계속해서, 층간절연막(13)의 소정 영역 상에 제1금속배선(14)을 형성한다. 이어서, 제1금속배선(14)을 포함한 층간절연막(13) 상에 제1캡핑막(15)을 형성하고, 제1캡핑막(15)을 관통하면서 제1금속배선(14)과 콘택된 메탈콘택(16)을 형성한다. 다음으로, 메탈콘택(16) 상에 제2금속배선(17)이 형성된다. 이 때, 제1금속배선(14)은 셀영역의 플레이트 전극 형성시 플레이트 전극과 동일한 물질로 형성된다. 이어서, 제2금속배선(17)을 포함하는 전면에 제2캡핑막(18)을 증착한다. 그리고나서, 제2캡핑막(18) 및 제1캡핑막(15)을 선택적으로 제거하여 퓨즈 영역(19)을 형성한다. 도 1b는 퓨즈 블로잉시 발생한 어택에 따른 퓨즈 크랙(Fuse crack)을 나타낸 사진으로, 퓨즈 블로잉시 데미지에 의해 주변 퓨즈에 크랙(A)이 발생하여 리페어 페일(Repair fail)이 발생하고 있다. 퓨즈 크랙이 발생하면, 특정 퓨즈에 조사되는 레이터의 회절 현상이 크기 때문에에 절단을 원하지 않는 인접 퓨즈도 레이저의 영향을 받게 되고, 이로 인해 인접 퓨즈가 국부적으로 가열되어 그 물성이 열화되게 된다. 또한, 특정 퓨즈 절단시 퓨즈의 파편이 인접 퓨즈로 옮겨 붙어 퓨즈간 전기적 쇼트(Short)가 발생하는 문제가 있다. 상술한 종래 기술은 제1캡핑막과 제2캡핑막이 차례로 적층된 구조로 형성된 상태에서 인접하는 퓨즈 라인들을 엇갈리게 배치하거나, 이격 배치를 함으로서 공정 수순의 복잡화 및 퓨즈 절단시 레이저 빔 에너지의 타겟팅(Targetting)이 어렵다는 문제가 있다. 또한, 퓨즈 크랙에 따른 리페어 공정에 따른 불량이 유발되고, 이에 따라 소자의 신뢰성 및 제조 수율이 감소하게 된다.