액정 표시장치용 박막트랜지스터 어레이 기판 및 그 제조방법 document_id A220623017120

본 발명은 액정 표시장치에 관한 것으로, 보다 구체적으로, 액정 표시장치용 박막트랜지스터 제조시, 오드 데이터 라인과 이븐 데이터 라인 간에 등전위를 형성하기 위한 액정 표시장치용 박막트랜지스터 어레이 기판 및 그 제조 방법에 관한 것이다. 일반적으로, 액정 표시장치는 액정 분자의 광학적 이방성과 복굴절 특성을 이용하여 화상을 표현하는 장치이다. 액정 표시장치는 전계 생성 전극이 각각 형성되어 있는 두 기판을 두 전극이 형성되어 있는 면이 마주 대하도록 배치하고, 두 기판 사이에 액정 물질을 주입하며, 이후, 두 전극에 전압을 인가하여 생성되는 전기장에 의해 상기 액정 분자 배열을 변경시키고, 이를 통하여 투명 절연 기판에 투과되는 빛의 양을 조절함으로써, 원하는 화상을 표현하게 된다. 이러한 액정 표시장치로는 박막 트랜지스터(Thin Film Transistor: TFT)를 스위칭 소자로 이용하는 박막 트랜지스터 액정 표시장치(TFT LCD)가 주로 사용되고 있다. 도 1은 일반적인 액정 패널의 구성을 개략적으로 나타낸 도면이다. 도 1을 참조하면, 액정 표시장치 내에 구비된 액정 패널은, 일정 공간을 갖고 합착된 박막트랜지스터 어레이 기판(10), 컬러필터 기판(20), 및 상기 박막트랜지스터 어레이 기판(10)과 컬러필터 기판 (20) 사이에 주입된 액정층(30)으로 구성된다. 이때, 박막트랜지스터 어레이 기판(10)은 스위칭 영역인 TFT 영역(TFT), 화소 영역(Pixel) 및 충전 영역(CST)으로 정의된다. 박막트랜지스터 어레이 기판(10)에는 투명한 글래스 기판(11) 상에 일정한 간격을 갖고 일 방향으로 복수개의 게이트 라인(12)이 배열되고, 또한 상기 게이트 라인(12)에 수직한 방향으로 일정한 간격을 갖고 복수개의 데이터 라인(16)이 배열됨으로써, 화소 영역(Pixel)을 정의하게 된다. 그리고 각 화소 영역(Pixel)에는 화소 전극(18)이 형성되고, 상기 각 게이트 라인(12)과 데이터 라인(16)이 교차하는 부분에 박막 트랜지스터(TFT)가 형성되어, 상기 박막 트랜지스터가 상기 게이트 라인(12)을 통해 인가되는 스캔 신호에 따라 상기 데이터 라인(16)의 데이터 신호를 각각의 화소 전극(18)에 인가한다. 그리고 컬러필터 기판(20)에는 투명한 글래스 기판(21) 상에 상기 화소 영역(Pixel)을 제외한 부분의 빛을 차단하기 위한 블랙 매트릭스층(22)이 형성되고, 상기 각 화소 영역에 대응되는 부분에는 색상을 표현하기 위한 R, G, B 칼라 필터층(23)이 형성되며, 상기 칼라 필터층(23) 위에는 공통 전극(24)이 형성되어 있다. 상기 화소 전극(18)과 병렬로 연결된 충전 커패시터(CST)가 게이트 라인(12)의 상부에 구성되며, 충전 커패시터(CST)의 제1 전극으로는 게이트 라인(12)의 일부를 사용하고, 제2 전극으로는 소스 및 드레인 전극과 동일층 동일 물질로 형성된 섬(island) 형상의 금속 패턴을 사용한다. 이러한 액정 표시장치는 상기 화소 전극(18)과 공통 전극(24) 사이의 전계에 의해 상기 박막트랜지스터 어레이 기판(10) 및 컬러필터 기판(20) 사이에 형성된 액정층(30)이 배향되고, 상기 액정층(30)의 배향 정도에 따라 액정층(30)을 투과하는 빛의 양을 조절함으로써 원하는 화상을 표현할 수 있다. 한편, 박막트랜지스터 어레이 기판(10)은 제조 공정 후에 게이트 및 데이터 라인들(12, 16)의 단락, 단선 등과 같은 라인 불량과 박막트랜지스터(TFT)의 불량 등을 검출하기 위한 신호검사 과정을 거치게 된다. 이러한 신호검사 과정을 위하여 박막트랜지스터 어레이 기판(10)에는 게이트 라인들(12)과 데이터 라인들(16) 각각의 오드(Odd) 라인들과 이븐(Even) 라인들로 구분하여 접속된 오드 쇼팅바(Shorting Bar)와 이븐 쇼팅바가 각각 마련된다. 구체적으로, 게이트 라인들의 검사는 오드 게이트 라인들에 공통 접속된 게이트 오드 쇼팅바와 이븐 게이트 라인들에 공통 접속된 게이트 이븐 쇼팅바를 이용하게 된다. 데이터 라인들의 검사는 오드 데이터 라인들에 공통 접속된 데이터 오드 쇼팅바와 이븐 데이터 라인들에 공통 접속된 데이터 이븐 쇼팅바를 이용하여 라인 불량을 검출하게 된다. 도 2는 일반적인 액정 패널 상에 형성되는 등전위 라인을 개략적으로 설명하기 위한 도면이다. 도 2를 참조하면, 액정 패널은 화소 영역(40), 게이트 패드부(50), 데이터 패드부(60), 등전위 라인 형성 영역(70) 및 이븐/오드 쇼팅바 영역(Even/Odd Shorting Bar: 80)을 포함하며, 등전위 라인 형성 영역(70)이 데이터 패드부(60) 및 이븐/오드 쇼팅바(80) 사이에 형성되어 데이터 라인들 사이에 등전위를 형성하게 되며, 액정 셀이 제조된 후, 등전위 라인 형성 영역(70) 및 데이터 패드부(60) 사이의 스크라이빙 라인을 따라 절단된다. 한편, 도 3은 종래 기술에 따른 등전위 라인이 형성된 박막트랜지스터 어레이 기판을 나타내는 평면도이다. 도 3을 참조하면, 데이터 쇼팅바를 포함하는 박막트랜지스터 어레이 기판은 게이트 라인(41)과 데이터 라인(43)의 교차부마다 형성된 박막트랜지스터(TFT); 박막트랜지스터(TFT)와 접속된 화소 전극(Pixel); 화소 전극(Pixel)과 이전단 게이트 라인(41)의 중첩부에 형성된 충전 커패시터(CST); 게이트 라인(41)에 접속되는 게이트 패드부(도시하지 않음); 데이터 라인(43)에 접속된 데이터 패드부(60)를 포함하는 어레이 영역; 데이터 패드부(60)를 경유하여 오드 데이터 라인들(83)에 공통 접속된 오드 쇼팅바(81); 이븐 데이터 라인들(84)에 공통 접속된 이븐 쇼팅바(82)를 포함하는 쇼팅바 영역(80); 및 상기 오드 데이터 라인(83) 및 이븐 데이터 라인(84)에 각각 연결되어 등전위를 형성하기 위한 등전위 라인(70)을 포함하여 구성된다. 먼저, 데이터 쇼팅바 중 오드 쇼팅바(81)는 오드 데이터 라인들(83)과 공통 접속되고 데이터 패드부(60)를 경유하도록 형성되며, 이븐 쇼팅바(82)는 이븐 데이터 라인들(84)과 공통 접속되며 데이터 패드부(60)를 경유하도록 형성된다. 오드 쇼팅바(81)는 데이터 라인들(43)과 함께 소스/드레인 금속층으로 형성된다. 이와 달리, 이븐 쇼팅바(82)는 그를 가로지르는 오드 데이터 라인들(83)과 절연되도록 게이트 금속층으로 형성된다. 게이트 금속층으로 형성된 이븐 쇼팅바(82)는 콘택홀(85)에 걸쳐 형성된 콘택전극(86)을 통해 소스/드레인 금속층으로 형성된 이븐 데이터 라인들(84)과 접속된다. 박막트랜지스터 어레이 기판이 완성되면, 오드 쇼팅바(81)와 이븐 쇼팅바(82)를 이용하여 데이터 라인들(43)의 불량 검사를 하게 된다. 이어서, 이븐 쇼팅바(82)와 데이터 패드부(60) 사이의 스크라이빙 라인을 따라 데이터 쇼팅바(80)를 절단해내게 된다. 그런데, 이러한 박막트랜지스터 어레이 기판에서 제조 공정 중에 이븐 데이터 라인들(84)이 상대적으로 정전기에 취약한 특성을 가지게 된다. 이는 이븐 데이터 라인들(84) 각각이 소스/드레인 금속층 패터닝 이후부터 콘택 전극(86)이 형성될 때까지 독립적으로 분리되어 있기 때문이다. 이와 달리, 오드 데이터 라인들(83)은 동일한 소스/드레인 금속층으로 형성되는 오드 쇼팅바(81)에 의해 공통 접속된다. 이에 따라, 소스/드레인 금속층 패터닝 이후 정전기가 유입되는 경우, 상기 오드 쇼팅바(81)에 의해 공통으로 접속된 오드 데이터 라인들(83)에서는 정전기 성분이 확산되어 약해지게 됨으로써 정전기에 의한 손상을 입지 않게 된다. 그러나 이븐 데이터 라인들(84) 각각은 콘택 전극(86)이 형성되어 이븐 쇼팅바(82)에 의해 공통적으로 접속될 때까지 독립적으로 분리되어 있게 된다. 이에 따라, 콘택전극(86)이 형성되기 전에 이븐 데이터 라인들(84)로 정전기가 유입되는 경우, 그 정전기에 의해 이븐 데이터 라인들(84)에 접속된 박막트랜지스터들이 손상되거나 이븐 데이터 라인들(84)과 게이트 라인의 교차부 등에서 절연파괴 등과 같은 불량이 발생하게 된다. 즉, 데이터 이븐/오드 연결 라인을 게이트 및 소스/드레인 금속층으로 각각 형성하게 되는데, 이때, 데이터 라인 간의 등전위 형성을 위하여 등전위 패턴을 형성할 필요가 있고, 이에 따라 종래에는 직선 구조의 등전위 라인을 설계하였다. 그런데, 종래의 기술에 따른 등전위 라인이 직선 구조로 되어 있는 경우, 등전위 패턴 선폭에 따라 국부적으로 단선되거나 연결되는 현상이 발생하게 되며, 이로 인해 TFT 패드의 불량을 발생시키는 문제점이 있다. 한편, 도 4a 및 도 4b는 각각 도 3의 등전위 라인이 형성된 부분의 상세 도면이며, 도 5a 및 도 5b는 각각 도 4a 및 도 4b의 수직 단면도를 나타낸다. 도 4a를 참조하면, 오드 데이터 라인(83) 및 이븐 데이터 라인(84) 사이에 등전위를 형성하기 위해, 오드 쇼팅바(81)에 연결되는 오드 데이터 라인(83)으로부터 분기되는 제1 등전위 라인(71), 및 이븐 쇼팅바(82)에 연결되는 이븐 데이터 라인(84)으로부터 분기되는 제2 등전위 라인(72)이 형성되고, 상기 제1 등전위 라인(71)과 제2 등전위 라인(72)을 소스/드레인 형성시까지 연결한 후 보호막 형성시 이를 단선시키는 단선 영역(73a, 73b)이 형성된다. 상기 단선 영역(73a, 73b)은 보호막 형성 공정 이전에 오픈홀을 형성하여 상기 제1 등전위 라인(71)과 제2 등전위 라인(72)을 단선시키게 된다. 도 4b는 상기 단선 영역 하부에 게이트 금속층(74)이 형성된 경우를 제외하면, 도 4a와 동일하므로 상세한 설명은 생략한다. 또한, 도 5a 및 도 5b는 각각 도 4a 및 도 4b의 수직 단면도로서, 도면부호 A 및 B로 도시된 바와 같이, 상기 제1 등전위 라인(71) 및 제2 등전위 라인(72)이 소스/드레인 형성시까지 연결된 후, 보호막 형성 전에 오픈홀에 의해 단선되는 것을 각각 나타내고 있다. 도 3, 도 5a 및 도 5b를 참조하면, 하부 기판(51) 상에 게이트 금속층으로 이루어진 이븐 쇼팅바(82)가 형성되고, 그 위에 게이트 절연막(52)이 형성된다. 게이트 절연막(52) 위에는 소스/드레인 금속층으로 이루어진 오드 데이터 라인들(83) 및 이븐 데이터 라인들(84)과 오드 쇼팅바(81)가 형성되고, 그 위에 보호막(55)이 형성된다. 그리고 도 3에 도시된 이븐 데이터 라인들(84)과 이븐 쇼팅바(82)가 노출되도록 게이트 절연막(52)과 보호막(55)을 관통하는 콘택홀(85)이 형성되고, 그 콘택홀(85)에 걸쳐 콘택 전극(86)이 형성되어 서로 다른 금속층으로 이루어진 이븐 데이터 라인들(84)과 이븐 쇼팅바(82)가 접속되게 한다. 그러나, 종래의 기술에 따른 등전위 패턴 내부의 채널 구조를 변경함으로써, 즉, 소스/드레인 진행시까지만 연결된 후, 채널 형성을 통해서 보호막 공정 이후부터는 단선되는 형태로 제작될 경우, 채널 형성에 따른 전류 이동 현상이 발생하고, 이로 인해 데이터 라인간의 저항이 감소할 수 있다는 문제점이 있다.