문맥 (context)
본 발명은 코드 분할 다중(Code Division Multiple : CDM) 변조 방식을 사용하는 통신 시스템에서의 수신기 및 그에 따른 수신 방법에 관한 것으로, 특히 CDM 변조 방식을 사용하는 통신 시스템에서의 레이크 수신기 및 그에 따른 수신 방법에 관한 것이다.
일반적으로 CDM 변조 방식을 사용하는 통신 시스템에서 다중 패스에 의한 수신된 신호를 분리하기 위해 레이크 수신기를 사용한다. 상기 레이크 수신기는 시간차를 가지거나 경로가 다른 신호를 수신하여 독립된 신호를 인식하여 다이버시티 효과를 얻을 수 있는 장치로서, 대표적으로 셀룰러 시스템 및 위성 디지털 멀티미디어 방송(Satellite Digital Multimedia Broadcasting : SDMB) 시스템이 있다.
상기 레이크 수신기는 다중 패스에 의해 발생되는 신호를 구별하여 각각 수신하여 역확산하는 다수의 핑거와 각 핑거로부터 역확산된 신호를 결합하는 결합기로 구성된다. 상기 각 핑거는 수신된 신호를 역확산하기 위해 보통의 경우 상관기(Correlator) 형태를 이용한다. 상기 핑거는 보통 다중 패스에 의한 신호를 각 소정 칩단위로 수신하여 역확산 및 채널 구분을 위한 코드를 곱하게 된다. 상기 상관기 형태는 하나의 지연소자를 이용하여 피드백 방식을 사용하여 구현한다. 이러한 방식은 다음의 도 1에 간략히 나타내었다.
도 1은 일반적인 레이크 수신기에서 병렬적 구성의 상관기를 나타낸 도면이다. 도 1을 참조하면, 상관기(100)는 입력 신호에 역확산 및 채널 구분을 위한 코드를 곱하는 곱셈기(101)와, 상기 곱한 신호를 수신하여 이전값과 더하는 피드백연산을 수행하는 누적기(103)로 구성된다.
상기 누적기(103)는 칩단위로 곱한 신호를 수신하면 이전 신호와 가산 연산을 수행하는 가산기(105)와 상기 가산된 신호를 지연하는 제 1지연소자(메모리)로 구성된다. 상기 누적기에서 소정 심볼 단위만큼 동작을 수행하면, 제 2지연소자(109)에서 결과 값을 출력하게 된다. 여기서 상기 상관기(100)는 칩단위로 곱셈 및 가산 연산을 반복 수행한다.
이러한 상관기로 구현된 레이크 수신기는 현재 SDMB에 적용되고 있다.
상기 SDMB 시스템은 수신기에서 인터리빙, 디코딩과 같은 동작으로 인해 채널 변환시 많은 시간이 필요하게 된다. 이에 대해 최근 모든 채널을 수신하게 함으로써 채널 변환 시간을 줄이려는 노력을 하고 있다. 그러나 이렇게 모든 채널을 수신하기 위해서는 레이크 수신기의 각 핑거는 많은 수가 필요하게 된다. 왜냐하면 상기 핑거는 채널별로 12개가 필요하고, SDMB 시스템에서 현재 31개의 채널을 사용하므로 실제 핑거는 372개가 필요하기 때문이다.
한편, 상관기는 모두 칩 레이트(chip rate)로 동작하므로 상관기의 증가는 수신기의 용적율을 크게 할 뿐만 아니라 많은 전력을 소모시키는 문제점이 있다. 특히 SDMB 시스템은 이동성을 기반으로 동작하기 때문에 크기 및 전력 소모 문제는 가장 중요한 문제점 중의 하나이다.
지시문 (instruction)
주어진 원문을 읽고 필요한 정보를 파악하여, 원문에 근거해 질문에 답하라.
질문 (question)
일반적인 레이크 수신기에서 사용되는 상관기(100)의 내부 구성요소와 각 구성요소 간의 연산 관계는 무엇인가?
추론 과정 (compact_reasoning)
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1과제 해석
task_interpretation상관기(100)를 구성하는 요소들과 그들 사이의 기능적/연산적 관계를 파악해야 한다.
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2정보 추출
information_extraction상관기의 구성요소인 곱셈기(101), 누적기(103), 가산기(105), 제1지연소자(메모리), 제2지연소자(109)를 추출한다.
- 상관기(100)는 입력 신호에 역확산 및 채널 구분을 위한 코드를 곱하는 곱셈기(101)와, 상기 곱한 신호를 수신하여 이전값과 더하는 피드백연산을 수행하는 누적기(103)로 구성된다.
- 상기 누적기(103)는 칩단위로 곱한 신호를 수신하면 이전 신호와 가산 연산을 수행하는 가산기(105)와 상기 가산된 신호를 지연하는 제 1지연소자(메모리)로 구성된다.
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3근거 선택
evidence_selection각 구성요소의 역할과 연결 구조를 명시한 문장을 선별한다.
- 상관기(100)는 입력 신호에 역확산 및 채널 구분을 위한 코드를 곱하는 곱셈기(101)와, 상기 곱한 신호를 수신하여 이전값과 더하는 피드백연산을 수행하는 누적기(103)로 구성된다.
- 상기 누적기(103)는 칩단위로 곱한 신호를 수신하면 이전 신호와 가산 연산을 수행하는 가산기(105)와 상기 가산된 신호를 지연하는 제 1지연소자(메모리)로 구성된다.
- 소정 심볼 단위만큼 동작을 수행하면, 제 2지연소자(109)에서 결과 값을 출력하게 된다.
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4논리 통합
logical_integration곱셈기(101)가 코드를 곱하면, 그 결과가 누적기(103)로 전달되고, 누적기는 가산기(105)와 제1지연소자를 통해 피드백 연산을 수행하며, 최종적으로 제2지연소자(109)를 통해 결과가 출력되는 관계를 정리한다.
- 상관기(100)는 칩단위로 곱셈 및 가산 연산을 반복 수행한다.
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5결론 도출
conclusion_formulation상관기의 계층적 구성과 데이터 흐름을 종합하여 결론을 도출한다.
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6답변 생성
answer_generation질문에 대해 구성요소와 관계를 명확히 기술한다.
- 상관기(100)는 입력 신호에 역확산 및 채널 구분을 위한 코드를 곱하는 곱셈기(101)와, 상기 곱한 신호를 수신하여 이전값과 더하는 피드백연산을 수행하는 누적기(103)로 구성된다.
- 상기 누적기(103)는 칩단위로 곱한 신호를 수신하면 이전 신호와 가산 연산을 수행하는 가산기(105)와 상기 가산된 신호를 지연하는 제 1지연소자(메모리)로 구성된다.
- 소정 심볼 단위만큼 동작을 수행하면, 제 2지연소자(109)에서 결과 값을 출력하게 된다.
최종 답변 (final_answer)
상관기(100)는 입력 신호에 코드를 곱하는 곱셈기(101)와, 곱한 신호를 수신하여 이전값과 더하는 피드백 연산을 수행하는 누적기(103)로 구성된다. 이때 누적기(103)는 칩 단위로 곱한 신호를 이전 신호와 가산하는 가산기(105)와 가산된 신호를 지연하는 제1지연소자(메모리)로 이루어져 있으며, 소정 심볼 단위의 동작이 완료되면 제2지연소자(109)를 통해 결과 값을 출력한다.
핵심 해석 (core_interpretation)
상관기는 입력 신호에 코드를 곱하는 곱셈기와 이전값과 더하는 피드백 연산을 수행하는 누적기로 구성되어 계층적 구조와 데이터 처리 흐름을 이룬다.