단일형 트랜지스터를 포함한 논리 회로 및 이를 이용한회로 document_id A220623029092

본 발명은 논리 회로에 관한 것으로, 특히 단일형 트랜지스터를 포함하는 논리 회로 및 이를 이용한 회로에 관한 것이다. 도 1 내지 도 2를 참조하면, 도 1은 단일형 트랜지스터를 포함하는 종래의 논리 회로(10)의 회로도이고, 도 2는 논리 회로(10)의 등가 회로를 보여주는 도면이다. 논리 회로(10)는 제1 P형 MOS 트랜지스터(이하 PMOST)(12)와, 제1 PMOST(12)에 직렬 연결된 제2 PMOST(14)와, 제1 PMOST(12) 및 제2 PMOST(14)에 연결된 출력 콘덴서(16)를 포함한다. 논리 회로(10)는 하나의 인버터(inverter)이다. 논리 회로(10)의 동작 과정은 다음과 같다. 도 3을 참조하면, 도 3은 논리 회로(10)의 파형도이다. 논리 회로(10)의 입력단(IN)에 인가되는 입력 전압(Vin)이 논리 저전압(logic low)(LOW)인 경우에, 논리 회로(10)의 출력단(OUT)상의 출력 전압(Vout)은 VDD*R2/(R1+R2)와 같게 된다. 여기에서 R1은 제1 PMOST(12)의 동작 저항(operation impedance)이고, R2는 제2 PMOST(14)의 동작 저항이다，등가 면에서, 제1 PMOST(12) 및 제2 PMOST(14)는 공통으로 하나의 분압 회로(voltage divider)를 구성한다. 다른 한 측면에서, 입력 전압(Vin)이 논리 고전압(logic high)(HIGH)인 경우에, 출력 전압(Vout)은 Vth와 같게 된다. 여기에서, Vth는 제2 PMOST(14)의 임계 전압(threshold voltage)이다. 논리 회로(10)가 등가 면에서 하나의 분압 회로를 구성하므로, 입력 전압(Vin)이 논리 저전압(LOW)인 경우에 출력 전압(Vout)으로 하여금 가능한 VDD(이상적인 고수준값)에 도달하도록 하기 위해서는 제1 PMOST(12)의 동작 저항(R1)을 제2 PMOST(14)의 동작 저항(R2)보다 훨씬 작은 값을 취하도록 해야 한다. 즉, 제1 PMOST(12)의 가로 세로비(breadth length ratio)(W/L)1은 제2 PMOST(14)의 가로 세로비(W/L)2보다 훨씬 커야 한다. 이렇게 되면 논리 회로(10)의 크기는 상당히 크게 된다. 또한, 입력 전압(Vin)이 논리 고전압(HIGH)인 경우에, 논리 회로(10)의 출력 전압(Vout)은 Vt와 같게 되는데 이는 영보다 큰 값이다(이상적인 저수준값). 이러한 출력 전압(Vout)은 논리 회로(10) 이후의 기타 논리 회로를 정확하게 구동시키는데 어려움을 조성하게 된다. 마지막으로, 입력 전압(Vin)이 논리 저전압(LOW)인 경우에, 논리 회로(10)의 제1 PMOST(12) 및 제2 PMOST(14)간에는 연속적으로 직류 전류가 흐르게 된다. 즉, 논리 회로(10)는 입력 전압(Vin)이 논리 저전압(LOW)인 경우에 상당한 전기 에너지를 소모하게 된다. 도 4 내지 도 7을 참조하면, 도 4는 다른 하나의 종래의 논리 회로(20)의 회로도이고, 도 5는 논리 회로(20)의 입력단(IN)상의 입력 전압(Vin)이 논리 저전압(LOW)인 경우에 논리 회로(20)의 등가 회로를 보여주는 도면이다. 도 6은 논리 회로(20)의 입력단(IN)상의 입력 전압(Vin)이 논리 고전압(HIGH)인 경우에 논리 회로(20)의 등가회로를 보여주는 도면이고, 도 7은 논리 회로(20)의 파형도이다. 이 논리 회로(20) 역시 하나의 인버터이다. 논리 회로(10)가 입력 전압(Vin)이 논리 고전압(HIGH)인 경우에 상기 이상적인 저수준값을 출력할 수 없는 단점을 해결하기 위해, 논리 회로(20)는 제1 PMOST(12), 제2 PMOST(14) 및 출력 콘덴서(16)를 포함하는 외에, 제3 PMOST(22) 및 커플링 콘덴서(26)를 더 포함한다. 논리 회로(20)의 입력 전압(Vin)이 논리 저전압(LOW)인 경우에, 논리 회로(10)의 출력 전압(Vout) 역시 VDD*R2/(R1+R2)와 같게 된다. 이 경우, 도 5와 같이 커플링 콘덴서(26)의 제1 단자(24)상의 전압 역시 VDD*R2/(R1+R2)와 같게 되며, 커플링 콘덴서(26)의 제2 단자(28)상의 전압은 Vth와 같게 된다. 다른 한 측면에서, 입력 전압(Vin)이 논리 저전압(LOW)으로부터 논리 고전압(HIGH)으로 전환할 때, 제1 PMOST(12)은 도통되지 않는다. 이 경우, 제2 PMOST(14)가 여전히 도통 상태에 처하므로, 커플링 콘덴서(26)의 제1 단자(24)상의 전압은 Vth로 감소된다. 그러나, 커플링 콘덴서(26)의 제1 단자(24) 및 제2 단자(28)간의 전위차로 인해 여전히 VDD*R2/(R1+R2)-Vth로 유지된다. 따라서, 커플링 콘덴서(26)의 제2 단자(28)상의 전압(Vx)은 Vth- VDD*R2/(R1+R2)로 갑자기 떨어지게 된다. 이렇게 되면, 도 6 및 도 7에서 보여준 바와 같이 논리 회로(20)는 입력 전압(Vin)이 논리 고전압(HIGH)인 경우에 상기 이상적인 저수준의 출력 전압(Vout)을 출력하게 된다. 다만, 상기 이상적인 고수준의 값을 가진 출력 전압(Vout)을 출력하기 위해서는 논리 회로(20)의 제1 PMOST(12)의 가로 세로비(W/L)1 역시 제2 PMOST(14)의 가로 세로비(W/L)2보다 훨씬 커야 한다. 또한, 논리 회로(20)는 여전히 직류 전류 문제가 존재한다. 단일형 트랜지스터를 포함하는 종래의 논리 회로에서, 상기 논리 회로(10, 20)와 같은 인버터 외에도 낸드 게이트(NAND) 및 노아 게이트(NOR)에도 상술한 문제점이 존재한다. 도 8 및 도 9를 참조하면, 도 8은 단일형 트랜지스터를 포함하는 종래의 낸드 게이트(30)를 보여주는 회로도이고, 도 9는 낸드 게이트(30)의 파형도이다. 낸드 게이트(30)는 제4 PMOST(32), 제4 PMOST(32)에 직렬 연결되는 제5 PMOST(34), 제5 PMOST(34)에 직렬 연결되는 제6 PMOST(36)와, 제5 PMOST(34) 및 제6 PMOST(36)에 연결되는 출력 콘덴서(38)를 포함한다. 상기와 같이, 낸드 게이트(30)에도 크기가 너무 큰 문제점(그 이유는, 제4 PMOST(32)의 가로 세로비(W/L)4 와 제5 PMOST(34)의 가로 세로비(W/L)5는 모두 제6 PMOST(36)의 가로 세로비(W/L)6보다 훨씬 커야 하기 때문이다)과, 입력 전압(Vin)이 논리 고전압(HIGH)인 경우에 출력 전압(Vout)이 그 이상적인 저수준값보다 큰 문제점(도 9와 같이 입력 전압(Vin)이 논리 고전압(HIGH)인 경우에, 출력 전압(Vout)은 VSS+제5 PMOST(34)의 임계 전압(Vth5)과 같게 된다)과, 여전히 직류 전류가 존재하여 상당한 전기 에너지를 소모하게 되는 문제점이 존재한다.