회로 캐리어 제조 방법 및 이 방법의 사용 document_id A220623030854

이러한 형태의 제조 방법은 종래 기술로부터 알려져 있고, i) 기판을 제공하는 단계로서, 상기 기판은 적어도 하나의 유전체층과 그 적어도 일측 상의 구리층으로 구성된 단계, ii) 형성될 전도체 패턴에 따라 기판의 표면을 구성하는 단계, iii) 전도체 구성을 형성하기 위한 전도체 패턴에 대응하는 영역에 전도성 재료를 증착시키는 단계, 및 iv) 전도체 패턴 외측의 도전물질을 제거하는 단계가 일반적으로 행해진다. 또는, 전도체 패턴은 단계 ii)에서 기판의 표면을 구성한 후 노출된 베이스 구리를 선택적으로 에칭 제거함으로써 형성되어도 된다. 표면을 구성하기 위해, 예를 들어 포토리소그래피 또는 레이저 애블레이션(laser ablation) 등의 방법 단계들이 사용되어도 된다. 매우 미세한 전도체 패턴을 만들 때는 포토리스그래피 처리에 한계가 있으므로, 포토리소그래피를 사용하여 기판의 표면을 구성하는 것은, 레이저 기술과 기판 재료의 발달의 결과로서 레이저 직접 화상화(laser direct imaging)에 의해 점점 대체된다. 특히, 현행의 방법들은 주로 텐팅 기술(tenting technique)(그 안의 관통홀을 텐팅하고 이어서 외부 구리 클래드를 에칭할 때 네거티브 포토레지스터가 기판 재료의 외측을 패터닝하는데 사용된다), 패터닝 및 에칭 기술(기판 재료의 외측을 패터닝하는데 네거티브 포토레지스트가 사용되고, 금속 에칭 레지스트가 패턴 내에 형성되며 최종적으로 포토레지스트가 이어지는 외부 구리 클래드의 에칭을 위해 제거된다) 및 세미 애디티브 기술(semi-additive technique)(디퍼런셜 에칭을 구비함)이 주로 사용된다. HDI 전도체 구성들(HDI=High Density Interconnect; 최대 100㎛의 라인 폭과 최대 100㎛의 트레이스들 사이의 간격을 갖는 회로 트레이스들을 포함하는 전도체 구성들)을 이루기 위한 유일한 차이는 기판의 표면 상에 가해진 초기 구리층의 표면 두께에 의해 일어난다. 지금까지 산업에 사용되는 HDI 전도체 구성들은 95% 이상이 기판의 표면 상에 위치된 회로들을 분리시켜서 만들어졌다. 상이한 회로 평면들 내의 구성들은 기계적으로 뚫린 관통홀들 또는 레이저로 뚫린 마이크로 비아들(micro vias)에 의해 서로 전기적으로 접속된다. 상기 기술들 모두의 경우에, 구리 클래드(예를 들어, RCC(resin coated copper)) 또는 코어 기판(여기서는 내층 또는 코어) 상의 베어 라미네이트(bare laminate) 외층의 적층이 필요하다. 이러한 HDI 기판을 생성하기 위한 생산 순서는 17～20 생산 단계들로 구성되고 또한 가능한 에러들의 기판 플랫폼을 제공한다. HDI 기판의 제약은, 전도체 구성들의 작은 치수 때문에, 상이한 전도체 평면 내의 개별 전도체 구성들 사이의 부정합(misregistration)으로부터 발생한다. 종래에 제조된 HDI 기판의 단점은 복수의 이유들 때문이다: 전도체 구성들의 라인과 간격 생성은 주로 감법 에칭 처리(subtractive etch process) 이전에 주어진 에칭 깊이와 사용된 포토레지스트의 두께에 의존한다. 외층 회로들의 에칭 두께와 결합된 라인 해상도는 다음과 같다: 38～50㎛의 두께를 갖는 네거티브 에칭 (포토)레지스트와 5～17㎛의 두께를 갖는 구리 클래드가 사용되고 구리가 25㎛의 두께로 추가 도금되면, 텐팅 기술을 사용하여 75㎛ 전도체 라인 폭과 100㎛ 아래의 인접 전도체 트레이스들 사이의 간격을 갖는 가능한 한의 해상도가 달성될 수 있다. 에칭 레지스트가 얇을수록 에칭 해상도가 좋지만, 반대로 텐팅 능력에서 제한된다. 38㎛의 두께를 갖는 네거티브 에칭 (포토)레지스트와 5～15㎛(플러스 5～10㎛ 플래시 구리 도금)의 두께를 갖는 구리 클래드가 사용되는 경우, 또한 25㎛의 두께로 구리가 추가로 도금되며 5～10㎛의 두께를 갖는 에칭 (금속)레지스트(Sn, Sn/Pb 또는 Ni/Au)가 사용되는 경우, 패터닝 및 에칭 기술을 택일적으로 사용하여 15㎛ 라인 폭과 75㎛의 간격을 갖는 가능한 한의 해상도가 달성될 수 있다. 전체 에칭 깊이는 이어지는 처리 루트의 형태에 따라, 10㎛에서 25㎛ 이상까지 상승 변화할 수 있다. 베어 보드 라미네이트(bare board laminate)가 먼저 0.6～0.9㎛의 두께의 무전해 구리층으로 커버되고 38㎛의 두께(적어도 25㎛의 두께를 갖는 패턴으로 구리 도금을 가능케 함)를 갖는 네거티브 에칭 (포토)레지스트가 사용되면, 마지막으로 세미 애디티브 기술을 사용하여, 25㎛ 라인 폭과 1.2까지의 에칭 팩터량을 갖는 35㎛ 간격을 갖는 가능한 한의 해상도가 달성될 수 있다. 이 경우에, 디퍼런셜 에칭 처리를 사용하여 커몬 플래시 구리층(common flash copper layer)이 제거될 수 있다. 그러나, 무전해 구리(electroless copper)의 촉매층으로부터 비롯되는, 구리층 아래의 잔존하는 팔라듐은, 이 경우에 예를 들어 적절한 강산 또는 강알카리 용액에서 벗겨질 필요가 있다. HDI 회로를 만들기 위한 상기한 3가지 기술들은 여러 가지 고장 메카니즘의 원인으로서, 이는 고려되어야만 하고 성취 가능한 목표들의 최대값에 책임이 있다. 첫 번째로, 기판 재료를 만들기 위해 압착한 라미네이트에 X 및 Y 방향(경위) 모두 공차가 존재한다: 다층 회로의 생성시 평탄성에 대한 요구는 완성된 기판(외층을 구성하기 전)의 성공 및 수율에 주로 관련된다. 따라서, 기판의 최소 응력량을 유도하고 경위 방향(bow and twist)의 내부 텐션을 제거하기 위한 적층 방법들이 개발되어 왔다. 인쇄 회로 적층물의 신장 계수는 3차원(x, y, z) 모두에서 상이하므로, 성취된 편차는 ±250㎛(모든 경우에 동일한 적층물과 정확히 동일한 압축 파라미터를 사용하여 DOE에 의해 측정됨)내가 되도록 한정될 수 있다. 두 번째로, 가공(tooling) 및 정합 공차가 있다: 모든 기계적 및 포토리소그래픽 생산 단계들은 기준점(또는 몇개의 기준점들)에 대한 정합(registration)을 필요로 한다. 가끔 이러한 기준점들은 딱딱한 금속 핀(홀투핀(hole-to-pin)) 또는 광학 타켓에 의해 제공된다. 온도 변화와 조작 정밀도는, 생산 패널의 표면 영역(18"×12"(45cm×30cm) 또는 18"×24"(45cm×60cm)와 같은 넓이의 크기를 갖는다)에 걸쳐 ±25㎛의 최대 정합 능력을 허락한다. 대부분의 경우에, 내층에서 외층까지의 고장은 부채꼴 불일치에서 발견될 수 있다. 비록 CNC 드릴링 기계가 이들 부채꼴 편차에 채택되어 개인의 자각에 의해 이들 편차를 충족시킬 수 있지만, 포토리소그래픽 조작이 이들 에러를 보상하기 위한 100%의 해법을 제공하지 않는다. 이 현상은 인쇄 회로 기판 제조 처리에서 밀접한 고장 결과를 유도한다. 세 번째로, 화상 전사 공차(image transfer tolerance) 발생이 있다: 정합 위험(registration risk), 플러스 부채꼴 편차 및 37㎛의 두께를 갖는 두꺼운 필름 레지스트가 미광에 과노출 또는 노출부족의 위험을 드러난다는 사실이, 에러를 증가시킨다. 이에 대한 산업적인 해답은 타겟 패드, 예를 들어 패키징 패드, 그리고 홀을 생성하는 것이고, 홀 직경에 대한 패드 직경의 비는 대략 3:1이다. 이것이 홀의 주위에 환형 링을 형성시켜서 패드의 위치에 대해 홀의 위치의 임의의 어긋남을 균형 맞춘다. 네 번째로, 현상(developing), 금속 레지스트 및 에칭 공차가 있다: 포토 레지스트의 화학적 현상은 항상 화상화(imaging)시 미광 영향 또는 다른 에러 원인의 위험이 있다. 예를 들어, 반경화된(semi-cured) 또는 과경화된(over-cured) 레지스트가 항상 현상될 수 있고 또는 레지스트 현상이 충분하지 않아 레지스트가 레지스트 측벽의 풋(foot)(측면(flank))에 잔존할 수 있다. 레지스트를 가하기 전에, 원하는 치수에 도달하기 위해 얼마나 많이 더 주어져야 하는지에 대해 추정이 이루어져야 한다. 이것이 숙련 기술을 준다. 알카리 또는 산 에칭이 회로를 생성하기 위해 사용될 때 동일한 문제가 발생한다. 이 경우에는, 소위 과에칭 팩터(over-etch factor)가 최종(타겟) 치수(언더컷으로서 전체 전도체 치수 공차의 ±10～40%)에 도달하기 위해 고려되어만 한다. 패턴 도금된 외층들이 우선 구리층 두께의 ±20～60% 편차가 된다. 이것은 에칭 언더컷에 기인하는 에칭 깊이의 편차를 반영한다. 또한, 레지스트의 과성장 금속은 50㎛보다 작은 라인 폭 및 간격을 각각 가지는 전도체 구성들 사이의 간격을 물리적으로 클리어시키는 것을 거의 불가능하게 한다. 다섯번째로, 드릴링 공차가 있다: 기계적 및 레이저 드릴링은 일반적으로 부정합, 드릴 비트의 (회전)편차 및 기계 가공으로부터 기인하는 공차를 겪고, 후자는 주로 반복, 가공 및 깊이 정밀도 때문이다. 상기한 모든 공차를 갖는 종래의 기술을 사용하고 상기 기술의 최고 표준을 사용하여도 홀을 포함하는 2개의 패키지 패드 사이를 통과하는 50-100㎛의 라인 폭을 갖는 1～2 회로 트레이스들을 가지는 것만 허락되며, 상기 패드의 피치는 0.8～1mm이다. 2개의 패드들 사이에 2개의 회로 트레이스들을 갖도록 패턴을 설계하는 것은 미세한 라인 구성 및 레이저에 의한 솔더 레지스트 애블레이션을 필요로 한다. 이 경우에 회로의 라인 폭은 50㎛의 범위 내에 있다. 이들 회로 트레이스는 외층 또는 내층의 유전체 표면의 상부에 안착되고, 상기 트레이스는 소위 구리 클래드 처리의 도움으로 보드 기판 바닥에 잘 부착하고, 상기 처리는 3-6㎛의 거칠기를 가진다. ±10㎛ 범위인 라인 폭과 간격에 대한 최상의 재현 공차는 사용된 화상 전사 장치의 정밀도에 기인한다. 50㎛의 라인 폭을 갖고 사용될 패드들 사이에 50㎛의 간격을 갖는 회로 트레이스가 되기 위해서는 120㎛보다 큰 직경을 가져야만 할 것이다. 이들 패드들의 환형 링은 대략 50㎛의 폭을 가진다. 회로의 보전은 회로 트레이스와 보드 기판 사이의 처리 거칠기에 의해 제한되며, 제조 및 조립에 필요한 표면 접착 때문에 포기될 수 없다. 그러나, 이러한 구성은 임피던스 제어 및 고주파 적용이 이러한 거칠기 때문에 제한된다는 점에서 또한 문제점이 있다. 상기한 기술들을 사용하는 것은, BGA, CSP 및 특히 FC타입의 패키지와 같은, 매우 미세한 피치의 연결단자들을 갖는 반도체 칩 또는 반도체 칩 패키지를 직접 장착 그리고 전기 접속하는데 적절한 회로 기판을 제조하기 위한 해법을 제공하지 않는다. 이들 전자 부품들은 0.20mm(FC타입) 내지 0.50mm(CSP 타입)의 범위 내에 있는 외부 컨넥터 피치를 갖는다. 이러한 부품들을 인쇄 회로 기판에 장착하여 전기 접속하기 위해서는, 더 미세한 전도체 구성을 더 낮은 제조 공차로 제공하는, 새로운 방법이 발견되어야만 한다. 이들 새로운 전자 부품들이 장착되는 인쇄 회로 기판은 또한 동일한 레벨에서 재분배 요구를 더욱 만족시켜야만 하므로, 가능한 한 많은 표면 관통 접속성을 가질 필요가 있다. DE 196 20 095 A1은, 바람직하게는 엑시머 레이저를 사용하는 레이저 애블레이션에 의해 예를 들어 캐리어 프레임에 부착된 유전체 내에 트랜치들과 관통홀들이 먼저 형성됨으로써 인쇄회로기판을 제조하는 방법을 개시한다. 그 다음, 유전체에는 트랜치들과 관통홀들의 장소를 제외하고 다음에 선택적으로 다시 제거되는 그라운드 층이 제공된다. 잔존하는 그라운드 층은, 직접 또는 광활성화 후, 회로 트레이스들과 관통도금된 홀과 같은 전도체 구성들을 형성하기 위해 현재 금속 도금된다. 거기에서 기술된 또 다른 가능성은 그라운드 층의 선택적인 처리를 시행하여 그 전체 표면에 금속을 직접 증착시키는 것이다; 그것에 의해 관통홀이 금속으로 완전히 채워져도 된다. 이 경우에는, 채워진 트랜치들을 구비한 유전체까지 다음에 백 에칭되어 관통홀들이 유전체와 동일 높이로 형성된다. EP 0 677 985 A1는 인쇄회로기판을 제조하는 또 다른 방법을 개시한다. 이 문헌은 다층 기판을 없애고 다층 적층 재료를 필요로 하는 유사한 종래 기술 처리들을 없앴지만, 이것은 비싸고 가끔 일정 품질로 이용할 수 없다. 우선, DE 196 20 095 A1에도 도시된 것과 같이, 바람직하게는 엑시머 레이저를 사용하여, 레이저 애블레이션에 의해 캐리어 기판에 다양한 오목부들이 만들어진다. 다음에, 레이저 애블레이션을 추가로 사용하여, 관통홀들이 형성된다. 그 후, 도전체 재료가 기판의 전체 표면에 실질적으로 증착되고, 다음에 상기 도전체 재료가 바람직하게는 도금에 의해 보강되며, 이때 상기 재료는 관통홀들의 벽에 증착된다. 마지막 단계에서, 증착된 도전성 재료는 오목부들과 관통홀들 내부를 제외하고 기계 연마에 의해 제거된다. 오목부들과 관통홀들 내의 전도체 재료의 선택적인 증착은 레이저 조사에 의해 트랜치들과 관통홀들 내의 캐리어 기판을 선택적으로 활성화시켜서 달성될 수 있고, 레이저가 조사될 때 전도성이 되는 물질이 오목부들과 관통홀들의 벽에 증착된다. 예를 들어 컴퓨터, 휴대전화 또는 디지털 카메라와 같은 기술 장치의 생산에 대한 오늘날의 요구는 그 중에서도 상기에서 언급된 바와 같은 회로 캐리어들의 소형화 요구에 의해 특징 지어진다. 이러한 목적을 위해, 고밀도 인쇄회로기판(High-Density Printed Circuit Boards)라는 것을 제조하는데, 치수가 작고 배선 밀도가 향상된 전도체 구성들 및 작은 부품을 구비한 회로 캐리어들이 필요하다. 상기에서 언급된 방법들은 고해상도(high-resolution) 레이저 기술을 사용하여 회로 패턴에 따라 유전체 내에 트랜치들과 관통홀들을 형성하는 것을 가능케 한다. 그러나, 증가된 회로 밀도의 형성은 관통 도금 홀이 많은 수의 전도체 평면을 통해 제조되는 경우마다 제한들에 직면한다. 매우 높은 회로 밀도를 달성하기 위해서, 예를 들어 금속 도금에 가장 적합한 관통홀들과 작은 공간을 점유하는 관통홀들의 직경/깊이의 종횡비와 같은 특정 조건들을 만족해야만 한다. 상기한 바와 같은 모든 방법들의 한층 더 심각한 단점은 이들 방법을 사용하여 제조되고 있는 HDI 회로 기판이 이러한 기판을 제조하는데 마주치는 문제점들 때문에 매우 비싸다는 것이다(처리 단계들의 수 및 필요한 HDI 해상도를 갖는 회로 트레이스들을 제조하는데 피할 수 없는 공차; 따라서 증가된 불량품). 필요한 집적 밀도를 달성하기 위해서, 예를 들어, 8 내지 12개의 내층과 추가로 전자 부품을 전기적으로 접속하는 2개의 외부 신호층을 갖는 기판을 제조하는 단계를 포함하고, 이러한 기판들을 제조하기 위해 많은 수의 처리 단계들이 필요하다. HDI 회로 트레이스들이 만들어지는 경우, 종래의 기술을 사용하여 예를 들어 45cm×60cm의 통상의 기판 크기를 갖는 다층을 생산하는 것은 사실상 불가능하다. DE 196 20 095 A1 및 EP 0 677 985 A1에서 기술된 방법들이 필요한 집적 밀도를 갖는 회로 기판을 제조하는데 사용되어 상기한 바와 같은 전자 부품들을 전기 접속할 수 있더라도, 이들 방법 중 하나에 따라 제조된 회로기판은, 이들 기판의 제조 수율이 매우 낮을 것이므로, 매우 비싸다. 이것은, 사양서에 맞지 않거나 또는 요구된 바와 같은 모든 설계된 전도체 접속을 나타내지 않은 불량 기판이 제조된다는 사실 때문이다. 이러한 기판의 검사를 통해, 매우 미세한 회로 트레이스들이 생산되고 복잡한 다층들이 제조될 때 수율이 급격히 떨어짐을 알 수 있다. DE 196 20 095 A1 및 EP 0 677 985 A1에 개시된 임의의 방법들에 따라 제조된 기판 내에 개별 신호 층들을 연속적으로 형성함에 따라, 각 개별 층들의 고장율이 합산되어 상대적으로 작은 수의 신호층들을 완성한 후에도 불량률이 급격히 증가한다. 이러한 고장은 기판을 완성 후에만 검출될 수 있으므로, 기판의 상당한 손실이 필연적으로 발생한다.