플래시 메모리 셀들용 자체-부스팅 시스템 document_id A220623030958

특히 플래시 EEPROM 셀들의 어레이를 사용하는 작은 폼 팩터 카드들 형태의 오늘날 사용되는 상업적으로 성공한 많은 비휘발성 메모리 제품들이 존재한다. 하나의 대중적인 플래시 EEPROM 아키텍쳐는 NAND 어레이를 사용하는데, 이 어레이에서 많은 수의 메모리 셀들의 스트링들은 개별적인 비트 라인들 및 기준 전위 간의 하나 이상의 선택 트랜지스터들을 통해서 접속된다. 이와 같은 어레이의 일부는 도2A에서 평면도로 도시된다 BL0 내지 BL4(이중 BL1-BL3는 또한 12-16으로 라벨링된다)는 글로벌 수직 메탈 비트 라인들(도시되지 않음)과의 확산된 비트 라인 접속들을 표시한다. 4개의 플로팅 게이트 메모리 셀들이 각 스트링에 도시되지 만, 개별적인 스트링들은 전형적으로, 칼럼에서 플로팅 게이트들과 같은 16, 32 또는 그보다 많은 메모리 셀 전하 저장 소자들을 포함한다. WL0 내지 WL3로 라벨된 (도2B에서 P2로 라벨링되며, 도2A의 선 A-A를 따른 단면도)제어 게이트(워드) 라인들 및 스트링 선택 라인들(SGD 및 SGS)은 종종 폴리실리콘의 플로팅 게이트들(도2B에서 P1으로 라벨링됨)의 로우들(rows)에 걸쳐서 다수의 스트링을 따라서 확장된다. 그러나, 트랜지스터들(40 및 50)에 대해서, 제어 게이트 및 플로팅 게이트는 전기적으로 접속될 수 있다(도시되지 않음). 제어 게이트 라인들은 전형적으로, 도2B에 도시된 바와 같이 자체-정렬된 스택으로서 플로팅 게이트 위에 형성되고 중간 유전층(19)로서 플로팅 게이트들 위에 형성된다. 스트링의 최상부 및 최하부는 통상적으로 주변으로부터 전기적으로 구동되는 능동 게이트로서 플로팅 게이트 재료(P1)를 이용하는 트랜지스터를 통해서 비트 라인 및 공통 소스 라인 각각에 접속된다. 플로팅 게이트 및 제어 게이트 간의 용량성 결합은 플로팅 게이트에 결합된 제어 게이트의 전압을 증가시킴으로써 플로팅 게이트의 전압을 상승시킨다. 각 스트링을 통해 흐르는 전류가 주로 선택된 워드 라인 아래의 어드레스된 셀에 저장되는 전하 레벨에만 좌우되도록, 스트링 내의 남아있는 셀들의 각 워드 라인들 상에 상대적으로 높은 전압을 걸고 하나의 선택된 워드 라인 상에 상대적으로 낮은 전압을 걸어 이 스트링 내의 남아있는 셀들을 턴온시킴으로써 칼럼 내의 개별적인 셀을 프로그래밍 동안 판독하고 검증한다. 이 전류는 전형적으로, 많은 수의 병렬 스트링들에 대해서 감지됨으로써, 병렬의 플로팅 게이트들의 로우를 따라서 전하 레벨 상태들을 판독한다. NAND 형 플래시 메모리들 및 이들의 동작의 관련 예들은 본원에 모두 참조된 미국 특허 제5,570,315;5,774,397;6,046,935; 6,456,528 및 6,522,580에 제공된다. 현재 플래시 EEPROM 어레이들의 전하 저장 소자들은 통상적으로, 도핑된 폴리실리콘 재료로 형성되는 도전성 게이트들이다. 그러나, 반드시 도전성일 필요가 없는 전하 저장 성능들을 지닌 다른 재료들이 또한 사용될 수 있다. 이와 같은 대안적인 재료의 예로서 질화 규소를 들 수 있다. 이와 같은 셀은 Takaaki Nozaki 등이 IEEE Journal of Solid-State Circuits, Vol. 26, No. 4, April 1991. pp 497-501에 발표한 제목이 "A 1-Mb EEPROM with MONOS Memory Cell for Semiconductor Disk Application"인 논문에 서술되어 있다. 전형적인 비휘발성 플래시 어레이의 메모리 셀들은 모두 소거되는 셀들의 이산 블록으로 분할된다. 즉, 블록은 소거 유닛으로서 모두 개별적으로 소거가능한 최소수의 셀들을 포함하지만, 하나 이상의 블록이 단일 소거 동작에서 소거될 수 있다. 각 블록은 전형적으로, 하나 이상의 데이터 페이지들을 저장하는데, 페이지는 프로그래밍 및 판독의 기본 유닛으로서 데이터 프로그래밍 및 판독 동작을 동시에 겪는 최소수의 셀들로서 규정되지만, 하나 이상의 페이지가 단일 동작에서 프로그램되거나 판독될 수 있다. 각 페이지는 전형적으로 하나 이상의 데이터 섹터들을 저장하는데, 상기 섹터의 크기는 호스트 시스템에 의해 규정된다. 일 예는 자기 디스크 드라이브들로 설정된 표준을 따른 사용자 데이터의 512 바이트들 더하기 사용자 데이터 및/또는 이 데이터가 저장되는 블록에 관한 오버헤드 정보의 어떤 수의 바이트들의 섹터이다. 대부분의 모든 집적 회로 애플리케이션들에서, 어떤 집적 회로 기능을 구현하는데 요구되는 실리콘 기판 에어리어를 축소하고자 하는 압박감이 또한 플래시 EEPRMO 어레이들에도 존재한다. 소정 크기의 메모리 카드 및 다른 유형들의 패키지들의 저장 용량을 증가시키기 위하여 또는 용량 증가 및 크기 감소를 둘 다를 위하여, 소정 실리콘 기판 에어리어에 저장될 수 있는 디지털 데이터의 량을 증가시키고자 하는 것이 끊임없이 요구되었다. 데이터의 저장 밀도를 증가시키는 또 다른 방법은 메모리 셀 저장 소자당 하나 이상의 데이터 비트를 저장하는 것이다. 이는 2개 이상의 상태들로 전자 저장 소자의 허용가능한 전압 또는 전하 저장 윈도우를 분할함으로써 성취된다. 4개의 이와 같은 상태들을 이용하면 각 셀이 2개의 데이터 비트들을 저장하도록 하며, 8개의 상태들은 셀 당 3개의 데이터 비트들을 저장하도록 하는, 등등이다. 다수 상태의 플래시 EEPROM 구조 및 동작이 미국 특허 5,043,940; 5,172,338, 5,570,315 및 6,046,935호에 서술되어 있다. NAND 구조를 이용하는 플래시 메모리 시스템의 전형적인 아키텍쳐는 NAND 어레이드을 포함하는데, 각 어레이는 여러 NAND 스트링들을 포함한다. 예를 들어, 도3A는 도2A의 메모리 어레이의 단지 3개의 NAND 스트링들(11, 13 및 15)만을 도시하는데, 이 어레이는 3개 이상의 NAND 스트링들을 포함한다. 도3A의 각 NAND 스트링들은 2개의 선택 트랜지스터들 및 4개의 메모리 셀들을 포함한다. 예를 들어, NAND 스트링(11)은 선택 트랜지스터들(20 및 30) 및 메모리 셀들(22, 24, 26 및 28)을 포함한다. NAND 스트링(13)은 선택 트랜지스터들(40 및 50) 및 메모리 셀들(42, 44, 46, 및 48)을 포함한다. 각 스트링은 선택 트랜지스터(예를 들어, 선택 트랜지스터(30) 및 선택 트랜지스터(50))에 의해 소스 라인에 접속된다. 선택 라인(SGS)은 소스 측 선택 게이트들을 제어하도록 사용된다. 각종 NAND 스트링들은 선택 라인(SGD)에 의해 제어되는 선택 트랜지스터들(20, 40 등)에 의해 각 비트 라인들에 접속된다. 다른 실시예들에서, 선택 라인들은 공통적으로 반드시 필요로 되는 것은 아니다. 워드 라인(WL3)은 메모리 셀(22) 및 메모리 셀(42)를 위한 제어 게이트들에 접속된다. 워드 라인(WL2)은 메모리 셀(24) 및 메모리 셀(44)을 위한 제어 게이트들에 접속된다. 워드 라인(WL1)은 메모리 셀(26) 및 메모리 셀(46)를 위한 제어 게이트들에 접속된다. 워드 라인(WL0)은 메모리 셀(28) 및 메모리 셀(48)을 위한 제어 게이트들에 접속된다. 도시된 바와 같이, 각 비트 라인 및 각 NAND 스트링은 메모리 셀들의 어레이의 칼럼들을 포함한다. 워드 라인(WL3, WL2, WL1 및 WL0)은 어레이의 로우들을 포함한다. 각 워드 라인은 로우에서 각 메모리 셀의 제어 게이트들을 접속시킨다. 예를 들어, 워드 라인(WL2)은 메모리 셀들(24, 44 및 64)를 위한 제어 게이트들에 접속된다. 도3B는 다수의 NAND 어레이들을 도시한 회로도로서, 각 어레이는 공통 워드 라인들의 세트에 의해 제어된다. 도2A 및 도3의 어레이는 도3B에서 최상부 어레이로서 나타난다. 도3B에 도시된 바와 같이, 동일한 어레이에서 각 NAND 스트링(예를 들어, 11, 13)은 다수의 비트 라인들(12, 14...) 중 하나 및 공통 소스 라인에 접속되고 워드 라인들(WL0-WL3)의 공통 세트에 의해 제어된다. 각 메모리 셀은 데이터(아날로그 또는 디지털)를 저장할 수 있다. 하나의 디지털 데이터 비트를 저장할 때(2진 메모리 셀), 메모리 셀의 가능한 임계 전압들의 범위는 논리적 데이터 "1" 및 "0"가 할당되는 2개의 범위들로 분할된다. NAND 형 플래시 메모리의 일 예에서, 전압 임계값은 메모리 셀이 소거된 후 부(negative)가 되고 논리 "1"로서 규정된다. 프로그램 동작후 임계 전압은 정이(positive)되고 논리 "0"으로서 규정된다. 임계 전압이 부가되고 판독이 제어 게이트로 인가되는 0볼트로 시도될 때, 메모리 셀은 전류를 도통시켜 논리 1이 저장된다는 것을 나타낸다. 임계 전압이 정이되고 판독 동작이 시도될 때, 메모리 셀은 턴온되지 않는데, 이는 논리 제로가 저장된다는 것을 나타낸다. 메모리 셀은 또한 다수의 정보 레벨들, 예를 들어 다수의 디지털 데이터 비트들을 저장할 수 있다. 다수의 데이터 레벨들을 저장하는 경우에, 가능한 임계 전압들의 범위는 상기 수의 데이터 레벨들로 분할된다. 예를 들어, 4개의 정보 레벨들이 저장되면, 4개의 임계 전압 범위들이 존재하는데, 각 범위는 하나의 데이터 값으로 할당된다. 임계 전압의 다수의(즉, 2개 이상의) 범위들간의 차이에 의해 데이터를 저장하는 메모리들은 다수의 상태 메모리들로서 공지된다. NAND 형 메모리의 일예에서, 소거 동작 후 임계 레벨이 부가 되어 "11"로서 규정된다. 정의 임계 전압들은 "10", "01" 및 "00"의 상태들에 사용된다. NAND 플래시 메모리 셀을 프로그램할 때, 프로그램 전압은 제어 게이트에 인가되고 프로그램을 위하여 선택되는 NAND 스트링의 채널 에어리어는 접지된다(0V). NAND 스트링 아래의 채널 에어리어로부터의 전자들은 플로팅 게이트로 주입된다. 전자들이 플로팅 게이트에 누적될 때, 플로팅 게이트는 부로 대전되고 셀의 임계 전압은 상승된다. 선택된 NAND 스트링의 채널 에어리어를 접지하기 위하여, 대응하는 비트라인은 접지(0 볼트)인 반면에, SGD는 선택 트랜지스터들의 임계 전압보다 높은 충분히 고 전압(전형적으로, 예를 들어 3.3 볼트의 Vdd)에 접속된다. 프로그램되는 셀의 제어 게이트에 프로그램 전압을 인가하기 위하여, 이 프로그램 전압은 적절한 워드 라인상에 인가된다. 상술된 바와 같이, 워드 라인은 또한 동일한 워드 라인을 사용하는 다른 NAND 스트링들 각각에 하나의 셀에 접속된다. 예를 들어, 도3A의 프로그래밍 셀(24)일 때, 프로그램 전압은 또한, 두 셀들이 동일한 워드 라인을 공유하기 때문에 셀(44)의 제어 게이트에 인가될 것이다. 동일한 워드 라인에 접속되는 다른 셀들을 프로그램함이 없이 워드 라인상의 한 셀을 프로그램하고자 할 때 문제가 야기된다. 프로그램 전압이 워드 라인에 접속되는 모든 셀들에 인가되기 때문에, 워드 라인 상의 선택되지 않은 셀(프로그램되지 않은 셀)은 우발적으로 프로그램될 수 있다. 예를 들어, 셀(44)은 셀(24)에 인접하다. 셀(24)을 프로그램할 때, 셀(44)이 의도하지 않게 프로그램될 수 있다는 문제가 있다. 선택된 워드 라인 상의 선택되지 않은 셀의 의도하지 않은 프로그래밍을 "프로그램 왜곡"이라 칭한다. 더욱 일반적으로 말하면, "프로그램 왜곡"은 정의 또는 부의 방향 중 한 방향으로 어떤 원치않는 임계 전압 시프트를 설명하기 위하여 사용되는데, 이는 프로그래밍 동작동안 발생될 수 있고 선택된 워드 라인으로 반드시 제한되지 않는다. 프로그램 왜곡을 방지하기 위한 여러 가지 기술들이 사용된다. "자체 부스팅"("SB")라 칭하는 한 가지 방법은 K.D.Suh 등이 "A 3.3V 32Mb NAND Flash Memory with Incremental Step Pulse Programming Scheme"이라는 제목으로 Journal of Solid-State Circuits Vol 30, No.11, Nov. 1995, pp 1149-45에 제안하였다. SB 방법을 사용하여 프로그래밍하는 동안, 선택되지 않은 NAND 스트링들의 채널 에어리어들은 자신들의 대응하는 비트 라인들로부터 전기적으로 격리된다. 다음에, 중간 통과 전압(예를 들어, 10볼트)은 선택되지 않은 워드 라인들에 인가되는 반면에, 고 프로그램 전압(예를 들어, 18볼트)은 선택된 워드 라인에 인가된다. 이 애플리케이션에서, 용어들 "격리" 및 "전기적으로 격리"는 호환가능하게 사용되고, 용어들 "기록 전압", "프로그램 전압" 및 "프로그래밍 전압"은 호환가능하게 사용된다. 선택되지 않은 NAND 스트링들의 채널 에어리어는 선택되지 않은 워드 라인들에 용량적으로 결합되어, 전압(예를 들어, 0.6의 결합비라 가정하면 6볼트)이 선택되지 않은 NAND 스트링들의 채널 에어리어들에 존재하도록 한다. 이 소위 "자체 부스팅"은 선택된 워드 라인에 인가되는 프로그램 전압 및 선택되지 않은 NAND 스트링들의 채널 에어리어들 간의 전위차를 감소시킨다. 따라서, 선택되지 않은 NAN 스트링들에서 메모리 셀들 및 특히 선택된 워드 라인 상의 이와 같은 스트링들에서 메모리 셀을 위하여, 터널 산화물 양단의 전압 및 이로 인한 프로그램 왜곡은 상당히 감소된다. 도3A를 참조하면, 자체 부스팅 프로그램 기술이 비트 라인(12) 상의 셀들 중 한 셀을 프로그램하기 위하여 도3A의 메모리 어레이에 적용될 때, 예를 들어, 제로 볼트는 비트 라인(12)에 인가되고 전압(Vdd)(예를 들어, 3.3볼트)은 비트 라인(14)에 인가된다. 전압(Vdd)은 드레인 선택 라인(SGD)에 인가되어 트랜지스터들(20 및 40)을 턴온시키고 제로 볼트는 소스 선택 라인(SGS)에 인가되어 트랜지스터들(30 및 50)을 턴오프시킨다. 어레이(42-48) 내의 모든 메모리 셀들이 통상적으로 온 상태들(예를 들어, 소거되거나 부의 임계 전압 상태)에 있다라고 하면, 트랜지스터들(40 및 50) 간의 NAND 스트링에서 모든 셀들의 채널 전위는 SGD에 인가되는 Vdd 및 선택 트랜지스터의 임계 전압 간의 차에 의해 제공된다. 예를 들어, Vdd가 3.3볼트이고 트랜지스터(40)의 임계 전압이 1.3 볼트이면, 모든 셀들(42-48)의 채널 전위는 2볼트로 하전된다. 상기 동작을 "프리-챠징이라 칭하는데, 그 이유는 채널 전위가 이 경우에 약 2V의 사전규정된 전위로 프리-챠지되기 때문이다. 트랜지스터(50)가 턴오프되고 트랜지스터(40)가 NAND 스트링이 충분히 높은 전압(이 경우에 2V)에 도달된 후 자동적으로 턴오프되기 때문에, 메모리 셀들(42-48)의 채널 전위는 플로팅된다. 그러므로, 높은 프로그램 전압(Vpgm)(예를 들어, 18볼트)이 워드 라인(WL2)에 인가되고 중간 전압(Vpass)(예를 들어, 10볼트)이 남아 있는 워드 라인들에 인가될 때, 메모리 셀들(42-48)의 채널 전위는 약 0.6의 결합비라 가정하면 용량 결합으로 인해 2볼트, 즉 초기 프리-챠지 레벨로부터 8볼트와 같은 값으로 부트스트랩되거나 부스트된다. 그러므로, 18볼트와 같은 고전압이 메모리 셀(44)의 제어 게이트에 인가될 지라도, 이와 같은 고전압 및 채널 전위 간의 전위차는 적절하게 되지 않아 산화물을 통해 메모리 셀(44)의 플로팅 게이트로 전자 터널링을 야기하여, 프로그램 왜곡을 방지한다. NAND 스트링은 전형적으로(항상 그렇치 않지만) 소스측으로부터 드레인 측으로 프로그램되는데, 예를 들어 메모리 셀(28)로부터 메모리 셀(22)로 프로그램된다. 프로그래밍 공정이 NADN 스트링의 최종(또는 거의 최종) 메모리 셀을 프로그램할 준비가 될 때, 금지되는 스트링(예를 들어, 스트링(13)) 상의 사전 프로그램된 셀들의 전부 또는 대부분이 프로그램되면, 사전 프로그램된 셀들의 플로팅 게이트들에 부의 전하가 존재한다. 플로팅 게이트들 상의 이 부의 전하 때문에, 프리-챠징은 완전히 발생되지 않아, NAND 스트링 아래의 채널 에어리어의 낮은 초기 전위 및 다음 이와 같은 채널의 부스팅은 또한 덜 효율적이 되게 한다. 그러므로, 선택되지 않은 NAND 스트링들의 채널들에서 부스팅된 전위는 충분히 높게 되지 않을 수 있고 최종 몇개의 워드 라인들 상에서 여전히 프로그램 왜곡될 수 있다. 예를 들어, 프로그래밍 전압이 WL3에 인가될 때, 금지되는 스트링 상의 셀들(48, 46 및 44)이 프로그램되면, 각 이들 메모리 셀들(44, 46, 48)은 자체 부스팅 공정의 부스팅 레벨을 제한하고 가능한 셀(42)상에서 프로그램 왜곡을 초래하는 플로팅 게이트 상의 부의 전하를 갖는다. 상기 문제와 관련한 개선책으로서, T.S.Jung 등이 "A. 3.3V 128Mb Multi-Level NAND Flash Memory for Mass Storage Applications"라는 제목으로 ISSCC96, Session 2, Flash Memory, Paper TP 2.1, IEEE, pp.32에 로컬 자체 부스팅("LSB") 기술을 제안하였다. LSB 방식에서, 금지되는 스트링 상의 메모리 셀(44)에 대한 프로그램 왜곡을 감소 또는 방지하기 위하여 워드 라인(WL2)에 높은 프로그래밍 전압을 인가할 때, 0볼트가 워드 라인들(WL1 및 WL3)에 인가되어 메모리 셀들(42 및 46)을 턴오프시킨다. 그 후, 메모리 셀(44)의 채널 전위는 메모리 셀들(42, 46 및 48)의 채널 영역들에서 자체 부스팅에 의해 전혀 또는 거의 영향받지 않는다. 그러므로, 메모리 셀(44)의 채널 영역의 채널 전위는 고 프로그래밍 전압(Vpgm)에 의해 메모리 셀(44)의 채널 영역이 남아있는 메모리 셀들(42, 46 및 48)에서 자체 부스팅에 의해 영향받을 때 성취되는 것보다 높은 전압 레벨로 자체 부스팅될 수 있다. 이는 메모리 셀(24)이 프로그램될 때 프로그램 왜곡을 방지한다. 자체 부스팅 및 로컬 자체 부스팅에 관한 더욱 상세한 설명은 미국 특허 6,107,658, 특히 칼럼 6-10의 설명을 참조하라. 로컬 자체 부스팅의 대안으로서 제안된 또 다른 기술은 Tanaka 등의 미국 특허 6,525,964에 설명되어 있고 소거된 에어리어 자체 부스팅("EASB")로 공지되어 있다. LSB에서 처럼 셀의 프로그램 왜곡을 방지하기 위하여 선택되지 않은 셀의 양측 상의 두 메모리 셀들을 턴 오프하는 대신에, EASB는 선택되지 않은 셀의 소스 측상의 메모리 셀만을 턴오프하기 때문에, EASB는 LSB와 다르다. 예를 들어, 메모리 셀(24)이 프로그램되는 경우, 단지 메모리 셀(46) 만이 메모리 셀(42)을 턴오프시킴이 없이 턴오프되어 셀(44)에서 프로그램 왜곡을 방지한다. LSB 및 EASB가 많은 애플리케이션들에 유용하지만, 이들 방법들은 현재 형태로 사용될 때. 특히, 차세대 장치들의 메모리 셀 치수들이 계속적으로 감소되거나 스케일링 다운될 때 특정 문제들을 여전히 야기한다. 그러므로, 이와 같은 문제들을 경감시키는 개선된 자체 부스팅 방법들을 제공하는 것이 바람직하다.