펄스폭 조정 회로, 펄스폭 조정 방법, 및 반도체 시험 장치 document_id A220623031003

종래, 주어진 펄스 신호의 펄스폭을 조정하는 회로로서, 도 1에 나타난 바와 같은 펄스폭 조정 회로 300이 알려져 있다. 펄스폭 조정 회로 300은, 조정부 302에 있어서 펄스폭을 조정하는 회로이다. 조정부 302는, 가변 지연회로 304 및 논리곱 회로 306을 포함하고 있고, 주어진 펄스 신호의 반전 신호와, 가변 지연회로 304에서 지연시킨 펄스 신호의 논리곱을 산출함으로써, 가변 지연회로 304에 있어서의 지연량에 따른 펄스폭을 포함하는 펄스 신호를 생성한다(예를 들면, 특허문헌1 참조). 또한, 조정부 302가 생성한 펄스 신호는, 지연회로 308에 의해서 원하는 타이밍으로 지연시켜 외부로 출력된다. 또한, 펄스폭 조정회로 300은, 조정부 302가 생성하는 펄스 신호의 펄스폭을 측정하는 기능을 포함한다. 이 경우, 우선 펄스폭 조정회로 300은, 조정부 302가 생성한 펄스 신호의 하강 에지를 기준으로 한 펄스를 생성하고, 생성한 펄스를 조정부 302에 귀환 입력하며, 루프를 형성한다. 그리고 당해 루프에 있어서의 주기를, 카운터 316에 의해서 산출한다. 다음으로 펄스폭 조정 회로 300은, 조정부 302가 생성한 펄스 신호의 상승 에지를 기준으로 한 펄스를 생성하고, 생성한 펄스를 조정부 302에 귀환 입력하며, 유사하게 주기를 산출한다. 이러한 주기의 차분(差分)으로부터, 조정부 302가 생성하는 펄스 신호의 펄스폭을 산출하고 있다. 도 2는, 종래의 펄스폭 조정 회로 300에 있어서, 펄스폭을 측정하는 경우의 동작을 나타내는 도면이다. 도 2(a)는, 펄스 신호의 상승 에지를 기준으로 하여 생성한 펄스를 귀환 입력한 경우의 동작을 나타내고, 도 2(b)는, 펄스 신호의 상승 에지를 기준으로 하여 생성한 펄스를 귀환 입력한 경우의 동작을 나타낸다. 도 2(a)에 나타난 바와 같이, 우선 조정부 302에 입력 펄스가 주어지고, 논리곱 회로 306은, 당해 펄스의 펄스폭을 P1으로 조정한 펄스 신호를 출력한다. 그리고 지연 회로 308은, 펄스 신호를 지연시켜 출력한다. 그러나 그러한 지연량은, 펄스 신호의 상승 에지에 대하여는 Tpd1이 되고, 펄스 신호의 하강 에지에 대하여는 Tpd1''가 되어, 다른 지연량이 된다. 그리고, 배타적 논리합 회로 310은, 당해 펄스 신호를 반전시켜 출력한다. 이때, 펄스 신호는, 배타적 논리합 회로 310에 있어서 지연되지만, 지연 회로 308과 유사하게, 펄스 신호의 상승 에지에 대한 지연량은 Tpd2가 되고, 펄스 신호의 하강 에지에 대한 지연량은 Tpd2''가 되어, 다른 지연량이 된다. 미분 회로 312는, 배타적 논리합 회로 310으로부터 수취한 펄스 신호의 하강 에지를 기준으로 하여, 펄스폭이 P2인 펄스 신호를 생성하고, 적분 회로 314는, 미분 회로 312로부터 수취한 펄스 신호의 펄스폭을 P2+P3로 조정하여 출력한다. 여기서, 펄스폭 P2+P3는, 처음에 조정부 302에 주어진 입력 펄스의 펄스폭과 동일하다. 그리고, 적분 회로 314는, 펄스폭을 조정한 펄스 신호를 조정부 302에 공급하고, 펄스 신호를 루프시킨다. 당해 루프의 주기 T1은, 다음 식으로 표시된다. T1=Tpd1+Tpd2+P2+P3 다음으로, 펄스 신호의 하강 에지를 기준으로 하여 생성한 펄스를 귀환 입력하는 경우, 도 2(b)에 나타난 바와 같이, 배타적 논리합 회로 310은, 수취한 펄스 신호를 그대로 출력한다. 그리고, 미분 회로 312는, 배타적 논리합 회로 310으로부터 수취한 펄스 신호의 하강 에지를 기준으로 하여, 펄스폭이 P2인 펄스 신호를 생성하고, 적분 회로 314는, 펄스폭이 P2+P3인 펄스 신호를 루프시킨다. 당해 루프의 주기 T2는, 다음 식으로 표시된다. T2=P1+Tpd1''+Tpd2''+P2+P3 여기서, 주기 T2와 주기 T1의 차분을 산출하면, T2-T1=P1+(Tpd1''-Tpd1)+(Tpd2''-Tpd2) 이 된다. 종래의 펄스폭 조정 회로 300에 있어서는, 조정부 302가 조정하는 펄스폭으로 하여, 당해 차분을 산출하고 있다. 이때, Tpd1''=Tpd1, Tpd2''=Tpd2이면, 당해 차분으로부터 펄스폭 P1을 정밀하게 측정할 수 있지만, 상승, 하강 에지의 방향에 의해서, 지연 회로 308 및 배타적 논리합 회로 310에 있어서의 지연량이 다르기 때문에, 산출한 펄스폭에는 오차가 생겨 버린다. 이 때문에, 조정부 302가 생성하는 펄스 신호의 펄스폭을 정밀하게 측정할 수 없고, 펄스폭을 정밀하게 조정할 수 없다. 또한, 다른 문제로서, 가변 지연회로 304의 오프셋 지연량이 있다. 도 3은, 가변 지연 회로 304의 구성을 나타내는 도면이다. 가변 지연 회로 304는, 조(粗)지연 회로부 318과 정(精)지연 회로부 305를 포함한다. 정지연 회로부 305는, 조지연 회로부 318보다 작은 스텝으로 지연을 생성하는 회로이다. 조지연 회로부 318과 정지연 회로부 305는 직렬로 접속되고, 조지연 회로부 318에 있어서의 지연량 및 정지연 회로부 305에 있어서의 지연량의 합에 의해서 펄스 신호가 지연된다. 조지연 회로부 318은, 예를 들면 직렬로 접속된 복수의 인버터를 각각 병렬로 설치하고, 펄스 신호를 몇 단의 인버터열에 통과시킬지를 선택함으로써, 지연량을 제어하는 회로이다. 또한, 정지연 회로부 305는, 2개의 인버터와, 가변 용량 소자로 된 지연 소자를 직렬로 복수 접속하고, 가변 용량 소자의 용량을 변화시킴으로써 지연량을 제어하는 회로이다. 정지연 회로부 305에 있어서의 최대의 지연량은, 조지연 회로부 318에 있어서의 지연 분해능과 동일하게 된다. 이와 같은 구성에 의해, 지연량의 가변폭이 크고, 또한 지연량의 분해능이 높으며, 지연 설정 스텝이 작은 회로가 된다. 지연량 회로부 305는, 직렬로 설치된 인버터를 통과시키기 위해, 지연량을 최소로 한 경우에도, 소정의 오프셋 지연이 생겨 버린다. 이와 같은 오프셋 지연을 작게 하려고 한 경우, 인버터와 가변 용량 소자의 단수를 줄일 필요가 있지만, 정지연 회로부 305의 지연량을 조지연 회로부 318의 지연 분해능의 범위에서 변화시키려 한 경우, 정지연 회로부 305에 있어서의 인버터와 가변 용량 소자의 단수는 5~6단 정도 필요하게 된다. 이 때문에, 오프셋 지연을 작게 한 정지연 회로부 305를 구성하는 것은 곤란하다. 이 때문에, 종래의 펄스폭 조정 회로 300에서는, 펄스폭이 작은 펄스 신호를 생성하는 것과, 고분해능으로 펄스폭의 조정을 행하는 것을 양립하는 것이 곤란했다. 특허문헌1: 일본특허공개공보 제1998-303709호