파이프라인 데이터 재배치 및 개선된 칩 구조 document_id A220623031356

플래시 EEPROM 장치들의 공통 응용은 전자장치용 대용량 데이터 저장 부시스템이다. 이러한 부시스템들은 보통 다중 호스트 시스템들에 삽입될 수 있는 제거가능 메모리 카드들 또는 호스트 시스템내의 비제거 가능 내장형 저장장치로서 구현된다. 이러한 양 구현들에 있어서, 부시스템은 하나 이상의 플래시 장치들 및 종종 부시스템 제어기를 포함한다. 플래시 EEPROM 장치들은 트랜지스터 셀들의 하나 이상의 어레이들로 구성되며, 각각의 셀은 데이터의 하나 이상의 비트들을 비휘발성으로 저장할 수 있다. 따라서, 플래시 메모리는 그 내부에 프로그래밍된 데이터를 유지하기 위한 전력을 필요치 않는다. 그러나, 일단 프로그래밍되면, 셀은 새로운 데이터 값으로 재프로그래밍될 수 있기전에 소거되어야 한다. 셀들의 이들 어레이들은 판독, 프로그램 및 소거 기능들을 효율적으로 구현하기 위하여 그룹들로 분할된다. 대용량 저장장치용 전형적인 플래시 메모리 구조들은 셀들의 큰 그룹들을 소거가능 블록들로 배열하며, 여기서 하나의 블록은 동시에 소거가능한 소수의 셀들(소거 단위)을 포함한다. 한 상업적 형태로, 각각의 블록은 사용자 데이터의 하나의 섹터와 사용자 데이터 및/또는 사용자 데이터가 저장되는 블록과 관련된 임의의 오버헤드 데이터의 합을 저장하기 위하여 충분한 셀들을 포함한다. 섹터에 포함된 사용자 데이터량은 메모리 부시스템들의 한 클래스에서 표준 512 바이트들이나 임의의 다른 크기를 가질 수 있다. 셀들의 개별 블록들을 개별적으로 소거가능하도록 만들기 위하여 필요한 셀들의 개별 블록들간 분리가 집적회로 칩상의 공간을 점유하기 때문에, 플래시 메모리들의 다른 클래스는 블록들을 충분히 크게 형성하며, 그 결과 개별 블록간 분리에 필요한 공간이 작다. 그러나, 사용자 데이터를 작은 섹터들로 조절하는 것이 바람직하기 때문에, 각각의 큰 블록은 사용자 데이터를 판독 및 프로그래밍하기 위한 기본 단위인 개별적으로 어드레싱가능한 페이지들로 추가로 분할되며, 비록 기록 페이지의 크기가 판독 페이지의 크기와 동일하지 않을 필요성이 있을지라도 이하에서 이들 페이지의 크기는 논의를 단순화하기 위하여 동일한 것으로 처리된다. 각각의 페이지는 보통 사용자 데이터의 한 섹터를 저장하나, 페이지는 부분 섹터 또는 다중 섹터들을 저장할 수 있다. "섹터"는 보통 여기에서는 호스트로부터 그리고 호스트로 한 단위로서 전달되는 사용자 데이터량을 언급한다. 큰 블록 시스템의 부시스템 제어기는 호스트로부터 메모리 부시스템에 의하여 수신된 논리 어드레스들(LBA) 및 메모리 셀 어레이내의 물리 블록 번호들(PBN) 및 페이지 어드레스들간의 번역을 포함하는 다수의 기능들을 수행한다. 이러한 번역은 종종 논리 블록 번호(LBN) 및 논리 페이지에 대한 중간 텀(term)들의 사용을 포함한다. 제어기는 그것이 인터페이스 버스를 통해 플래시 메모리 장치들에 송출하는 일련의 명령들을 통해 저레벨 플래시 회로 동작을 관리한다. 제어기가 수행하는 다른 기능들은 에러 정정 코드(ECC)를 사용하는 것과 같은 다양한 수단들을 통해 부시스템에 저장된 데이터의 완전성을 유지하는 것이다. 도 1은 플래시 메모리 장치(131)에 대한 전형적인 중간 구조를 도시한다. 주요 특징들은 입력/출력(I/O) 버스(411), 외부 제어기에 인터페이싱하는 제어 신호들(412), 및 명령, 어드레스 및 상태 신호들과 관련한 내부 메모리 동작들을 레지스터들을 사용하여 제어하는 메모리 제어 회로(450)를 포함한다. 플래시 EEPROM 셀들의 하나 이상의 어레이들(400)이 포함되며, 각각의 어레이는 그 자체의 행 디코더(XDEC)(401), 열 디코더(YDEC)(402), 감지 증폭기들의 그룹, 프로그램 제어 회로(SA/PROG)(454) 및 데이터 레지스터(404)를 가진다. 현재, 메모리 셀들은 보통 저장 엘리먼트들로서 하나 이상의 도전성 플로팅 게이트들을 포함하나, 대신에 다른 장기간 전자 전하 저장 엘리먼트들이 사용될 수 있다. 메모리 셀은 각각의 저장 엘리먼트에 대하여 정의된 전하의 2가지 레벨로 동작될 수 있으며 이에 따라 각각의 엘리먼트에 데이터의 1비트를 저장한다. 선택적으로, 두가지 이상의 저장 상태들은 각각의 저장 엘리먼트에 대하여 정의될 수 있으며, 이 경우에 데이터의 1비트 이상이 각각의 엘리먼트에 저장된다. 필요한 경우에, 다수의 어레이들(400)은 관련된 X 디코더들, Y 디코더들, 프로그램/검증 회로, 데이터 레지스터들 등과 함께 예컨대 1999년 3월 30일에 특허 허여되고 본 출원의 양수인인 샌디스크 코포레이션에게 양도된 미국특허 제5,890,192호에 개시되어 있으며, 이 특허 출원은 여기에 참조문헌으로서 통합된다. 관련 메모리 시스템 특징들은 2000년 2월 17일에 Kevin Conley 등에 의하여 출원된 공동계류중인 미국특허출원번호 제09/505,555호에 개시되어 있으며, 이 특허출원은 여기에 참조문헌으로서 통합된다. 외부 인터페이스 I/O 버스(411) 및 제어 신호들(412)은 다음과 같은 것을 포함할 수 있다. CS-칩 선택. 플래시 메모리 인터페이스를 활성화시키기 위하여 사용됨. RS-판독 스트로브. I/O 버스가 메모리 어레이로부터 데이터를 전송하기 위하여 사용된다는 것을 지시하기 위하여 사용됨 WS-기록 스트로브 I/O 버스가 메모리 어레이에 데이터를 전송하기 위하여 사용된다는 것을 지시하기 위하여 사용됨 AS-어드레스 스트로브 I/O 버스가 어드레스 정보를 전송하기 위하여 사용될 수 있다는 것을 지시함 AD[7:0]-어드레스/데이터 버스 이러한 I/O 버스는 제어기 및 메모리 제어(450)의 플래시 메모리 명령, 어드레스 및 데이터 레지스터들사이에 데이터를 전송하기 위하여 사용됨. 이들 신호들외에, 메모리는 일반적으로 메모리가 임의의 태스크를 수행중이라는 것을 저장 부시스템 제어기가 결정할 수 있는 수단을 가진다. 이러한 수단은 메모리가 비지중인동안 액세스할 수 있는 내부 메모리 레지스터의 전용 신호 또는 상태 비트를 포함할 수 있다. 이러한 인터페이스는 다른 신호 구성들이 동일한 기능을 제공하기 위하여 사용될 수 있는 예로서만 제공된다. 도 1은 관련 컴포넌트들을 가진 단지 하나의 플래시 메모리 어레이(400)만을 도시하나, 이러한 다수의 어레이들은 공통 인터페이스 및 메모리 제어 회로를 공유하고 병렬 판독 및 프로그램 동작들을 수행하도록 개별 XDEC(401), YDEC(402), SA/PROG(454) 및 데이터 레지스터(404) 회로를 가진 단일 플래시 메모리 칩상에 존재할 수 있다. 특히, 일반적으로 이러한 데이터 레지스터들이 전형적으로 여기에 참조문헌으로서 통합되는 미국특허번호 제6,560,143호에 개시된 마스터 슬레이브 구조들의 정렬로 구성되는 하나 또는 두개의 어레이가 존재할 수 있다. 다중 데이터 버퍼들을 사용하는 플래시 메모리 구조에 대한 다른 구성은 미국특허번호 제5,822,345호에 개시되어 있다. 데이터는 메모리 어레이로부터 데이터 레지스터(404), 외부 제어기 및 데이터 레지스터 결합부를 통해 I/O 버스 AD[7:0](411)에 전송된다. 데이터 레지스터(404)는 감지 증폭기/프로그래밍 회로(454)에 접속된다. 데이터 레지스터들(404)은 동일한 감지 증폭기/프로그래밍 회로(454)에 유사하게 접속/결합될 수 있다. 각각의 감지 증폭기/프로그래밍 회로 엘리먼트에 접속된 데이터 레지스터의 엘리먼트들에 대한 수는 메모리 셀들, 및 저장 엘리먼트들로서 하나 이상의 플로팅 게이트들을 각각 포함하는 플래시 EEPROM 셀들의 각각의 저장 엘리먼트에 저장된 비트들의 수에 의존할 수 있다. 각각의 저장 엘리먼트는 메모리 셀들이 다중-상태 모드에서 동작되는 경우에 2 또는 4와 같은 다수의 비트들을 저장할 수 있다. 선택적으로, 메모리 셀들은 저장 엘리먼트당 데이터의 1비트를 저장하기 위하여 2진 모드에서 동작될 수 있다. 행 디코더(401)는 액세스될 물리 페이지를 선택하기 위하여 어레이(400)에 대한 행 어드레스들을 디코딩한다. 행 디코더(401)는 메모리 제어 로직(450)으로부터 내부 행 어드레스 라인들(419)을 통해 행 어드레스들을 수신한다. 행 디코더(402)는 메모리 제어 로직(450)으로부터 내부 열 어드레스 라인들(429)을 통해 열 어드레스들을 수신한다. 도 2는 저장 매체로서 플래시 메모리 셀들을 사용하는 전형적인 비휘발성 데이터 저장시스템의 구조를 도시한다. 일 형식에서, 이러한 시스템은 호스트의 리셉터클에 삽입될때 호스트 인터페이스를 제공하기 위하여 한 측면을 따라 연장하는 전기 커넥터를 가진 제거가능 카드내에 캡술화된다. 선택적으로, 도 2의 시스템은 영구적으로 설치된 내장형 회로의 형태로 호스트 시스템내에 내장될 수 있다. 시스템은 고레벨 호스트 및 메모리 제어 기능들을 수행하는 단일 제어기(101)를 이용한다. 플래시 메모리 매체는 하나 이상의 플래시 메모리 장치들로 구성되며, 이러한 각각의 장치는 종종 그 자체의 집적회로 칩상에 형성된다. 시스템 제어기 및 플래시 메모리는 제어기(101)가 플래시 메모리 어레이로 그리고 플래시 메모리 어레이로부터 명령, 어드레스 및 전송 데이터를 로드하도록 하는 버스(121)에 의하여 접속된다(버스(121)는 도 1의 412 및 411를 포함한다). 제어기(101)는 사용자 데이터가 플래시 메모리 어레이로 그리고 플래시 메모리 어레이로부터 전송되는 호스트 시스템(도시안됨)과 인터페이싱된다. 도 2의 시스템이 카드에 포함되는 경우에, 호스트 인터페이스는 카드 및 호스트 장비상에 메이팅 플러그 및 소켓 어셈블리(도시안됨)를 포함한다. 선택적으로, 호스트 시스템이 플래시 매체 인터페이스(302)를 통해 카드를 인터페이싱하는 제어기(301)를 포함하도록 제어기가 불충분하며 단지 플래시 메모리 장치들을 포함하는 xD, 스마트미디어 또는 메모리 스틱 포맷들과 같은 제거가능 카드들이 존재한다. 제어기(101)는 특정 논리 어드레스에서 시작하는 사용자 데이터의 하나 이상의 섹터들을 판독 또는 기록하기 위하여 호스트로부터의 명령을 수신한다. 이러한 어드레스는 메모리 셀들의 블록내의 제 1물리적 페이지와 정렬되거나 또는 정렬되지 않을 수 있다. 다중 페이지들로 분할되는 대용량 메모리 셀 블록들을 가진 종래의 시스템들에 있어서, 업데이터되지 않은 블록으로부터의 데이터는 원래의 블록으로부터, 호스트에 의하여 기록된 새로이 업데이터된 데이터를 포함하는 새로운 블록으로 복사될 필요가 있다. 다른 종래의 시스템들에 있어서, 플래그들은 페이지들에 사용자 데이터와 함께 기록되며, 새로이 기록된 데이터에 의하여 부분적으로 교환되는 원래의 블록의 데이터의 페이지들을 지시하기 위하여 사용된다. 기존 블록에 저장된 데이터를 부분적으로 교환하는 데이터가 기존 블록 또는 프로그래밍 플래그들로부터 이전에 프로그래밍된 페이지들로 비변화 데이터를 복사하지 않고 기록될 수 있는 메커니즘은 "비휘발성 메모리에서 부분적 블록 데이터 프로그래밍 및 판독 동작들"이라는 명칭으로 Kevin Conley에 의하여 2001년 1월 19일에 출원된 공동 계류중인 미국특허출원번호 제09/766,436호에 개시되어 있다. 이러한 타입의 비휘발성 메모리 시스템들은 특히 호스트 시스템과 제거가능하게 접속되는 밀봉형 카드에 패키징될때 다수의 응용들에 적용된다. 현재의 상업적 메모리 카드 포맷들은 퍼스널 컴퓨터 메모리 카드 국제 연합(PCMCIA), 컴팩트플래시(CF), 멀티미디어카드(MMC), 메모리스틱-프로, xD-화상 카드, 스마트미디어 및 보안 디지털(SD)의 포맷을 포함한다. 이들 카드들의 한 공급자는 본 출원의 양수인인 샌디스크 코포레이션이다. 이러한 카드들이 사용되는 호스트 시스템들은 퍼스널 컴퓨터들, 노트북 컴퓨터들, 핸드헬드 컴퓨팅 장치들, 카메라들, 오디오 재생 장치들 등을 포함한다. 플래시 EEPROM 시스템들은 호스트 시스템들에 내장된 대용량 저장장치로서 이용된다. 이러한 비휘발성 메모리 시스템들은 플로팅-게이트 메모리 셀들 및 시스템 제어기의 하나 이상의 어레이들을 포함한다. 제어기는 사용자 데이터를 저장 및 검색하기 위하여 메모리 셀 어레이의 동작 및 호스트 시스템과의 통신을 관리한다. 메모리 셀들은 셀들의 블록들로 함께 그룹핑되며, 셀들의 블록은 동시에 소거가능한 셀들의 작은 그룹이다. 셀들의 하나 이상의 블록들에 데이터를 기록하기전에, 이들 셀들의 블록들은 소거된다. 사용자 데이터는 전형적으로 섹터들의 호스트 및 메모리 어레이사이에서 전송된다. 사용자 데이터의 섹터는 메모리 블록의 용량 이하로, 즉 표준 디스크 드라이브 섹터 크기 512 바이트로 조절되기에 편리한 임의의 양일 수 있다. 하나의 상업적 구조에 있어서, 메모리 시스템 블록은 사용자 데이터 + 오버헤드 데이터의 한 섹터를 저장하는 크기를 가지며, 오버헤드 데이터는 블록에 저장된 사용자 데이터에 대한 에러 정정 코드(ECC)와 같은 정보, 블록 사용 히스토리, 및 메모리 셀 블록의 결함들 및 다른 물리적 정보를 포함한다. 이러한 타입의 비휘발성 메모리 시스템의 다양한 구현들은 샌디스크 코포레이션에게 양도되고 여기에 참조문헌으로서 각각 통합되는 이하의 미국특허들 및 계류중인 출원들, 즉 미국특허번호 제5,172,338호, 제5,602,987호, 제5,315,541호, 제5,200,959호, 제5,270,979호, 제5,428,621호, 제5,663,901호, 제5,532,962호, 제5,430,859호 및 제5,712,180호와 1997년 8월 7일에 출원된 미국특허출원번호 제08/910,947호 및 1999년 6월 30일에 출원된 09/343,328호에 개시되어 있다. 다른 타입의 비휘발성 메모리 시스템은 사용자 데이터의 다중 섹터들을 저장하는 큰 메모리 셀 블록 크기를 이용한다. 메모리 셀 어레이의 한 구조는 부어레이 또는 셀들의 다른 단위내에 있으며 공통 소거 게이트를 공유하는 메모리 셀들의 하나 또는 두개의 행들로부터 한 블록을 형성한다. 여기에 참조문헌으로서 통합되는 샌디스크 코포레이션의 미국특허번호 제5,677,872호 및 5,712,179호는 이러한 구조의 예들을 제공한다. 비록 단지 두개의 프로그램된 임계 레벨들을 설정함으로서 각각의 플로팅 게이트 셀에 데이터의 1비트를 저장하는 것이 일반적으로 공통적일지라도, 두개 이상의 플로팅-게이트 트랜지스터 임계 범위들을 설정함으로서 각각의 셀내에 데이터의 1비트 이상을 저장하는 것이 추세가 되고 있다. 플로팅 게이트마다 데이터의 2비트(4개의 임계 레벨 범위들 또는 상태들)을 저장하는 메모리 시스템이 이용가능하며, 셀당 3비트(8개의 임계레벨 범위들 또는 상태들) 및 셀당 4비트들(16개의 임계레벨 범위들)이 미래의 시스템을 위하여 고려된다. 물론, 데이터의 섹터를 저장하는데 필요한 메모리 셀들의 수는 각각의 셀내에 저장된 비트들의 수가 상승할때 감소된다. 셀 구조 및 일반적 반도체 처리를 개선하기 위하여 어레이의 스케일링과 결합되는 이러한 추세는 셀들의 행에 대한 분할된 부분으로 메모리 셀 블록을 형성할 수 있도록 한다. 블록 구조는 여기에 참조문헌으로서 통합되는 샌디스크 코포레이션의 미국특허번호 제5,930,167호에 개시된 바와같이 메모리 셀들의 각 셀의 동작을 2개의 상태(셀당 하나의 데이터 비트)로 선택하거나 또는 4개의 상태와 같은 임의의 다중 상태(셀당 2개의 데이터 비트)로 선택하도록 형성될 수 있다. 이러한 비휘발성 메모리들의 용량을 증가시키는 것외에, 비휘발성 메모리의 성능을 증가시키고 또한 에러의 취약성을 감소시킴으로서 상기 메모리들을 개선하기 위한 연구가 수행되고 있다. 큰 블록 관리 기술들을 이용하는 전술한 메모리들은 메모리 영역을 더 효율적으로 사용하기 위하여 폐영역 회수를 포함하는 다수의 데이터 관리 기술들을 메모리 파일 시스템에 대하여 수행한다. 이러한 폐영역 회수 방식들은 메모리내의 하나(또는 그 이상의) 위치들로부터 데이터를 판독하는 단계 및 이를 다른 메모리 위치에 재기록하는 단계를 포함하는 데이터 재배치 프로세스를 포함한다(전술한 참조문헌들외에, 폐영역 회수는 예컨대 "A 125-mm2 1-Gb NAND Flash Memory With 10-MBytes/s Program Speed", by K. Imamiya, et al., IEEE Journal of Solid-State Circuits, Vol. 37, No. 11, November 2002, pp. 1493-1501에 추가로 개시되며, 이러한 문헌은 여기에 참조문헌으로서 통합된다). 이러한 데이터 재배치 시간은 모든 폐영역 회수 루틴들에 주로 기여한다. 종래의 방법들은 데이터 전송 및 검증에 대한 성능이 일정하게 유지되도록 새로운 위치에 데이터를 기록하기전에 필요한 경우에 연속 데이터 판독, 데이터 완전성 검사 및 에러 정정과 같은 데이터 재배치 동작을 기술한다. 데이터 에러의 경우에, 기록전에 데이터를 정정하는데 추가 시간이 소비되어야 한다. 다른 종래의 방법들은 데이터의 완전성을 사전에 검사하지 않고 한 위치로부터 다른 위치로 데이터를 기록하는 온-칩 복사 특징을 이용한다. 이러한 방법은 예컨대 "High Performance 1-Gb NAND Flash Memory With 0.12μm Technology", by J. Lee, et al., IEEE Journal of Solid-State Circuits, Vol. 37, No. 11, November 2002, pp. 1502-1509"에 개시되어 있으며, 이 문헌은 여기에 참조문헌으로서 통합된다. 완전성 검사는 에러의 경우에 성능 및 타임아웃/대기시간과 관련한 문제를 가지고 전체 블록을 재기록할 필요성이 있는 높은 가능성이 존재하도록 데이터 기록과 동시에 수행된다. 데이터가 재프로그래밍되기전에 검사/보정되는 종래의 단순 복사 시퀀스의 예가 도 3에 기술된다. 도 3은 메모리(400)로부터 데이터 레지스터(404)(R)로 순차적으로 판독되는 데이터의 제 1세트(DATA 1), 제어기(RB)에 의한 버퍼의 판독, 검사된 데이터 및 제어기에서의 임의의 에러 보정(EC), 버퍼(WB)로부터 레지스터(404)로의 검사/보정된 데이터의 기록을 도시하며, 또한 레지스터(404)로부터 데이터가 메모리 어레이(400)내에 다시 프로그래밍되는 것을 도시한다. 전체 프로세스가 DATA 1에 대하여 완료된후에, 동일한 단계들이 다음 데이터 세트 DATA 2, 그 다음에 DATA 3 등에 대하여 반복된다. 데이터의 각 세트에 대하여, 전체 프로세스는 그것이 순차적 데이터 세트에 대하여 시작되기전에 완료되며, 이에 따라 모든 에러 정정 횟수는 누적된다. 데이터가 메모리 어레이(400)로부터 레지스터(404)로 판독된후 제어기의 버퍼로 판독되고 동시에 다시 메모리에 직접 프로그래밍되는 데이터 재배치에 대한 타이밍 예는 여기에 참조문헌으로서 통합되는 미국특허 제6,266,273호에 개시되어 있다. 이러한 단순한 복사 시퀀스와 프로그래밍의 시작후에 검사된 데이터는 도 4에 도시되어 있다. 도 4에 도시된 바와같이, 레지스터(R)로 데이터 세트를 판독한후에, 데이터 세트는 제어기의 버퍼(RB)로 판독되며 다시 메모리 어레이에 기록(프로그래밍)된다. 일단 데이터 세트가 제어기에 버퍼링되면, 데이터 세트는 에러(E) 검사 및 정정될 수 있으나, 비록 호스트에 공급될 수 있는 제어기에 데이터의 정정된 세트가 지금 존재할지라도, 에러가 정정되는 경우에, 이들 에러들은 데이터 세트가 검사 및 정정되기전에 프로그래밍이 재시작됨에 따라 메모리에 다시 기록된다. 도 3의 프로세스에서 처럼, 도 4의 전체 프로세스는 다음 데이터 세트에 대하여 시작되기전에 데이터의 각 세트에 대하여 반복되어야 한다. 종래의 시스템 플래시/EEPROM 구조들은 다른 버퍼가 동시 판독 또는 프로그램 동작을 위하여 사용되는 동안 하나의 온-칩내의 데이터를 독립적으로 액세스할 수 없다. 따라서, 폐영역 회수와 같은 판독 및 기록들의 결합을 포함하는 동작들은 종래의 시스템들에서 파이프라이닝될 수 없다.