반도체 메모리 장치 및 서브 워드라인 제어신호 발생기의배치구조 document_id A220623034388

일반적으로 디램(Dynamic Random Access Memory;DRAM)이 고집적화되고 대용량화됨에 따라 배선의 저항 문제로 인해 메모리 셀 어레이 자체에서의 지연 시간보다 신호를 전달하는데 걸리는 시간이 더 증가한다. 따라서, 배선의 길이를 적절히 분할하여 지연 시간을 최적화할 필요가 생기게 되었다. 이러한 측면에서, 메모리 셀 어레이에서 로우(row)를 선택하기 위한 워드라인(word line)도 적절하게 분할하게 되었다. 워드라인은 메모리 셀을 구성하는 액세스 트랜지스터의 게이트 단자에 연결되며, 대개 폴리 실리콘으로 형성된다. 폴리실리콘의 비저항은 상당히 크며, 더구나 워드라인이 셀 트랜지스터의 게이트 옥사이드 위를 지나므로 커패시턴스(capacitance)도 매우 크다. 따라서, 워드라인의 저항이 커지면 RC 딜레이가 증가하고 워드라인을 구동하는 디코더 출력단이 커야 하므로 면적 소모도 증가하며, 워드라인 전체를 높은 전압으로 충전하고 방전하는데 많은 전력이 소모된다. 따라서 워드라인의 길이를 최적화하여 저항을 감소시킬 필요가 있게 되었다. 이를 해결하기 위해 워드라인을 적절한 길이로 분할해서 서브 워드라인들(sub word lines)을 형성하고, 로우 디코더의 메인 워드라인과 서브 워드라인 드라이버의 서브 워드라인의 조합으로 서브 워드라인을 구동하는 구조의 계층적 워드라인(Hierarchical divided word line)구조가 도입되었다. 계층적 워드라인 구조에서는 워드라인을 적당한 길이로 분할해서 서브 워드라인(Sub-Word Line, SWL)들을 구성하고, 로우(row) 디코더와 서브 워드라인 드라이버(Sub-Word Line Driver, SWD)로 이들 서브 워드라인들(SWL)을 구동한다. 상기 로우 디코더는 메인워드라인 드라이버(MWD)와 서브워드라인 제어신호 발생기(PXI generator 또는 sub-wordline control signal generator)(이하 '서브 워드라인 제어신호 발생기(PXI generator)'로 통칭함)로 구분될 수 있다. 상기 서브 워드라인 드라이버(SWD)는 메인 워드라인 드라이버(MWD)로부터 출력되는 메인 워드라인 신호(NWE)와 서브 워드라인 제어신호 발생기(PXI generator)부터 출력되는 서브 워드라인 제어신호(PXI)에 의해 제어된다. 도 1은 종래의 반도체 메모리장치에서 워드라인 선택과 관련된 배치를 나타내는 도면이다. 도 1에 도시된 바와 같이, 복수개의 메모리 블록들(MBi,MBj,MBk)이 수평방향인 제2방향으로 배치된다. 상기 메모리 블록들(MBi,MBj,MBk) 각각은, 수직방향인 제1방향으로 배열되는 복수의 서브 메모리 블록들(SMB)이 배치된다. 그리고, 로우디코더 영역에 서브워드라인 제어신호(PXI003c#0-3003e#)을 발생하는 서브워드라인 제어신호 발생기(PG13,PG02)가 구비된다. 서브워드라인 제어신호 발생기(PG13,PG02)에 인접하여 메인워드라인 드라이버(MWD)가 배치된다. 또한, 상기 서브 워드라인 제어신호 발생기(PG13,PG02)에서 발생되는 서브 워드라인 제어신호(PXI003c#0-3))를 증폭하여 서브워드라인 드라이버(SWD)에 공급하는 서브 워드라인 제어 드라이버(PXI Driver)(PD)가 메모리 코어(core) 영역의 접합(conjuction) 영역에 배치된다. 상기 서브 워드라인 제어드라이버들(PD)은 고전압(VPP 레벨전압)을 전원전압으로서 사용하고 출력신호들을 고전압(VPP) 레벨로 구동한다. 서브 워드라인 드라이버(SWD)는 수직 방향으로 배치되는 양쪽 두개의 서브 메모리셀 블록들(SMB) 사이의 영역에 배치된다. 서브 워드라인 드라이버(SWD)는 메인 워드라인드라이버(MWD)에서 발생된 메인 워드라인 신호(NWE) 및 상기 서브 워드라인 제어 드라이버(PD)의 출력신호들(PXID)에 응답하여 서브워드라인(미도시)을 구동한다. 여기서 상기 서브 워드라인 제어 드라이버(PD)의 출력신호들(PXID)과 상기 서브 워드라인 제어신호(PXI)는 전압레벨이 동일하고, 상기 서브 워드라인 제어 드라이버(PD)의 출력신호들(PXID)은 상기 서브 워드라인 제어신호(PXI)에서 증폭된 신호이므로 서브 워드라인 제어신호(PXI)로 통칭하여 부르기로 한다. 여기서 서브워드라인을 구동하기 위한 동작을 알아보자. 우선 원하는 서브워드라인을 선택하기 위하여 로우 어드레스(RA)가 인가된다. 상기 로우 어드레스(RA)를 14비트라고 가정할 경우에, 일부 로우 어드레스(RA13~2)는 상기 메인 워드라인 드라이버(MWD)(예를 들면, 10)로 입력되고, 나머지 로우 어드레스(RA1~0)는 상기 서브 워드라인 제어신호 발생기(PG13,PG02)에 인가된다. 상기 메인 워드라인 드라이버(10)에서는 상기 서브 워드라인 제어신호 발생기(PG13,PG02)로 블록선택신호(BS)를 발생하여 특정 메모리 블록(예를 들면,MBj)에 대응되는 서브 워드라인 제어신호 발생기(예를 들면, 12,14)가 활성화 또는 선택되도록 한다. 상기 서브 워드라인 제어신호 발생기(12,14)에서는 상기 로우 어드레스(RA1~0)에 응답하여, 복수(예를 들면, 4개)의 서브워드라인 제어신호 공급라인들 중 어느 하나의 공급라인으로 상기 서브워드라인 제어신호(PXI)를 발생시킨다. 예를 들어, 상기 서브 워드라인 제어신호 발생기(12)에서 제1서브워드라인 제어신호(PXI1)를 발생시킨다. 그리고 상기 제1서브 워드라인 제어신호(PXI1)는 상기 서브 워드라인 제어드라이버(30)에 의해 증폭되어 서브 워드라인 드라이버(40)로 공급된다. 상기 서브워드라인 드라이버(40)에서는 상기 메인 워드라인 드라이버(10)에서 메인워드라인(MWL)을 통하여 공급되는 메인 워드라인 신호(NWE) 및 상기 제1서브 워드라인 제어신호(PXI1)에 응답하여 하나의 서브 워드라인을 인에이블 시킨다. 상기 메인 워드라인 신호(NWE)는 로우 인에이블 상태를 가질 수 있다. 그리고, 상기 서브 워드라인의 인에이블은 상기 제1서브워드라인 제어신호(PXI1)를 선택된 서브워드라인에 공급하도록 스위칭 함에 의해 수행될 수 있다. 상술한 바와 같은 구조를 가지는 종래의 반도체 메모리장치에서는 서브 워드라인 제어드라이버들(PD)이 2개의 서브 어레이 블록(SMB)마다 하나씩 번갈아 가며 배치된다. 또한 서브 워드라인 제어 드라이버들(PD)출력라인들, 즉 서브 워드라인 제어신호(PXI003c#1,3003e#, PXI003c#0,2003e#) 공급 라인들이 수평방향 및 수직방향으로 양팔을 벌린 형태(T자 형태)로 배치된다. 따라서 서브 워드라인 제어신호(PXI003c#1,3003e#, PXI003c#0,2003e#) 라인들의 길이가 길고 부하가 비교적 크다. 이로 인하여 서브 워드라인 제어 드라이버들(PD)에 의한 VPP 전력 소모가 크고 서브 워드라인에 대한 구동 스피드가 느려질 수 있다. 또한, 하나의 서브 워드라인 제어신호(PXI)가 선택되지 않은 메모리 블록(예를 들어, MBi)쪽에도 공급되는 구조를 가지므로 VPP 전력 소모가 크다. 그리고, 서브워드라인 제어 드라이버(PD))가 메모리 코어(core) 영역의 접합(conjuction) 영역에 배치됨에 따라, 상기 서브 워드라인 제어드라이버(PD)의 VPP 전원공급을 위한 복수의 VPP 파워 라인들이 배치되어야 한다. 이들 VPP 파워 라인들은 메모리블록의 상부에 중첩 배치되거나 상기 코어영역에 배치될 수 있다. 상기 VPP 파워 라인들은 반도체 메모리 장치 내의 노이즈 소스로서 작용하기 때문에 노이즈 발생의 문제점이 있어왔다.