전계 발광 화소, 그를 포함한 전계 발광 패널, 그 전계발광 패널을 구동하는 구동 장치 및 방법 document_id A220623034512

통상의 평판 표시 장치는 액정 패널(Liquid Crystal Panel), 전계 발광 패널(Electro-Luminescence Panel) 및 플라즈마 표시 패널(Plasma Display Pane) 등과 같은 평판 패널 상에 화상을 표시한다. 이러한 평판 표시 장치는 슬림화 및 경량화를 가능케 함과 아울러 대화면의 구현이 용이하다. 이에 따라, 평판 표시 장치는 기존의 음극선관(Cathode Ray Tube) 표시 장치를 대신하여 컴퓨터 시스템, 텔레비전 수상기 및 이통 통신 기기 등의 표시 장치로서 사용되고 있다. 평판 표시 장치들 중에서, 전계 발광 표시 장치는 넓은 시야각을 가지면서도 별도의 광원을 요구하지 않는다는 점에서 각광 받고 있다. 이는 전계 발광 표시 장치가 평판 상에 액티브 매트릭스 형태로 배열된 다수의 전계 발광 화소들을 포함하는 것에 기인한다. 상기 전계 발광 표시 장치에 사용되는 전계 발광 패널은 전계 발광 화소들 각각이 화소 데이터 신호의 전압 또는 전류에 따른 량의 광을 발생하게 하여 화상을 표시한다. 화소 데이터 신호에 응답하는 전계 발광 화소는, 도 1에 도시된 바와 같이, 제1 및 제2 공급 전압 라인(VL1,VL2) 사이에 직렬 접속된 접속된 전계 발광 다이오드(ELD) 및 제1 NMOS 박막 트랜지스터(MN11)을 구비한다. 제1 공급 전압 라인(VL1)에는 고전위 전압(VDD)가 공급되는 반면, 제2 공급 전압 라인(VL2)에는 저전위 전압(VL2)이 공급된다. 제1 NMOS 박막 트랜지스터(MN11)는, 제어 노드(CN) 상의 전압에 응답하여, 제1 공급 전압 라인(VL1)로부터 전계 발광 다이오드(ELD)에 공급되는 전류의 량을 조절한다. 발광 다이오드(ELD)는 제1 공급 전압 라인(VL1)로부터의 전류 량에 해당하는 량의 광을 방사하여 화상의 화점을 표시한다. 도 1의 전계 발광 화소는, 게이트 라인(GL), 데이터 라인(DL) 및 제어 노드(CN) 사이에 접속된 제2 NMOS 박막 트랜지스터(MN12)와, 그리고 제어 노드(CN) 및 전계 발광 다이오드(ELD)의 양극 단자 사이에 접속된 저장 캐패시터(Cst11)를 구비한다. 제2 NMOS 박막 트랜지스터(MN12)는 게이트 라인(GL) 상의 스캔 신호(SS)에 응답하여 데이터 라인(DL)으로부터 제어 노드(CN)에 공급될 화소 데이터 신호(Vps)를 절환한다. 도 2에서와 같이 고전위 전압(즉, 하이 논리)의 스캔 신호(SS)에 의하여 제2 NMOS 박막 트랜지스터(MN12)가 턴-온(Turn-on) 되는 화소 전압 기록 기간(Tpw)에, 저장 캐패시터(Cst11)는 데이터 라인(DL)으로부터 제어 노드(CN)를 경유하여 공급되는 화소 구동 신호(Vps)의 전압을 충전한다. 이때, 제어 노드(CN) 상의 전압은 저장 캐패시터(Cst11)에 저장된 화소 구동 신호의 전압(Vps)과 전계 발광 다이오드(ELD)의 문턱 전압(Vth_eld)과의 합 전압(Vps + Vth_eld)이 된다. 이는 저장 캐피시터(Cst11)가 전계 발광 다이오드(ELD)와 직렬 회로를 이루기 때문이다. 제어 노드(CN) 상의 전압(Vps + Vth_eld)에 의하여, 제1 NMOS 박막 트랜지스터(MN11)는 화상 표시 기간(즉, 제2 NMOS 박막 트랜지스터(MN12)의 턴-오프 기간)(Tem) 동안 지속적으로 구동된다. 이렇게, 도 1의 전계 발광 화소는, 전계 발광 다이오드(ELD)의 문턱 전압을 보상하여 전계 발광 디이오드(ELD)의 문턱 전압의 편차 및 변동으로 인한 휘도의 불균일을 방지할 수 있었다. 전계 발광 화소는 도 3에 도시된 바와 같이 구성되기도 한다. 도 3의 전계 발광 화소는 화소 데이터 신호에 응답하는 전계 발광 화소는, 제1 전압 라인(VL1)에 접속된 전계 발광 다이오드(ELD)의 음극 단자와 제2 전압 라인(VL2) 사이에 접속되는 제1 PMOS 박막 트랜지스터(MP11)을 구비한다. 제1 공급 전압 라인(VL1)에는 고전위 전압(VDD)가 공급되는 반면, 제2 공급 전압 라인(VL2)에는 저전위 전압(VL2)이 공급된다. 제1 PMOS 박막 트랜지스터(MP11)는, 제어 노드(CN) 상의 전압에 응답하여, 전계 발광 다이오드(ELD)에 공급되는 전류의 량을 조절한다. 발광 다이오드(ELD)는 제1 PMOS 박막 트랜지스터(MP11)에 의해 조절된 전류 량에 해당하는 량의 광을 방사하여 화상의 화점을 표시한다. 도 3의 전계 발광 화소는, 게이트 라인(GL), 데이터 라인(DL) 및 제어 노드(CN) 사이에 접속된 제2 PMOS 박막 트랜지스터(MP12)와, 그리고 제어 노드(CN) 및 전계 발광 다이오드(ELD)의 음극 단자 사이에 접속된 저장 캐패시터(Cst12)를 구비한다. 제2 PMOS 박막 트랜지스터(MP12)는 게이트 라인(GL) 상의 스캔 신호(/SS)에 응답하여 데이터 라인(DL)으로부터 제어 노드(CN)에 공급될 화소 데이터 신호(Vps)를 절환한다. 도 4에서와 같이 저전위 전압(즉, 로우 논리)의 스캔 신호(/SS)에 의하여 제2 PMOS 박막 트랜지스터(MP12)가 턴-온(Turn-on) 되는 화소 전압 기록 기간(Tpw)에, 저장 캐패시터(Cst12)는 데이터 라인(DL)으로부터 제어 노드(CN)를 경유하여 공급되는 화소 데이터 신호(Vps)의 전압을 충전한다. 이때, 제어 노드(CN)상의 전압은 저장 캐패시터(Cst12)에 저장된 화소 구동 전압(Vps)과 전계 발광 다이오드(ELD)의 문턱 전압(Vth_eld)과의 합 전압(Vps + Vth_eld)이 된다. 이는 저장 캐피시터(Cst12)가 전계 발광 다이오드(ELD)와 직렬 회로를 이루기 때문이다. 저장 캐패시터(Cst12)에 저장된 전압(Vps)은 제2 PMOS 박막 트랜지스터(MP12)가 다시 턴-온 될 때까지 유지된다. 제어 노드(CN) 상의 전압(Vps + Vth_eld)에 의하여, 제1 PMOS 박막 트랜지스터(MP11)는 화상이 표시되는 기간 (즉, 제2 PMOS 박막 트랜지스터(MP12)의 턴-오프 기간)(Tem) 동안 지속적으로 구동된다. 이렇게, 도 3의 전계 발광 화소는, 전계 발광 다이오드(ELD)의 문턱 전압을 보상하여 전계 발광 디이오드(ELD)의 문턱 전압의 편차 또는 변동으로 인한 휘도의 불균일을 방지할 수 있었다. 그러나, 종래의 전계 발광 화소에서는, 전계 발광 다이오드에 흐르는 전류 량을 제어하는 제1 박막 트랜지스터(MN11 또는 MP11)의 문턱 전압(Vth_mx11)도 변동될 수 있다. 또한, 구동용 박막 트랜지스터의 문턱 전압은 전계 발광 화소들에 따라 달라질 수 있다. 다시 말하여, 전계 발광 화소의 구동용 박막 트랜지스터의 문턱 전압에는 편차가 있을 수 있다. 이에 더하여, 전계 발광 다이오드의 양극 또는 음극이 접속된 공급 전압 라인(VL1 또는 VL2)의 임피던스의 불균일로 인한 고 전위 전압 또는 저 전위 전압에서의 편차 및 변동이 있을 있다. 이러한 구동용 박막 트랜지스터의 문턱 전압의 변동과 공급 전압 라인에서의 전압의 변동 및 편차은 전계 발광 화소가 화소 구동 전압에 정확하게 응답할 수 없게 할 뿐만 아니라 화소 구동 전압에 따른 화소가 정확하게 표시되지 않게 한다. 이로 인하여, 전계 발광 패널 및 전계 발광 표시 장치에서의 휘도가 불균일함은 함은 물론 화상의 화질이 떨어지게 된다.