정전기 방전 보호회로를 구비하는 반도체 장치 및 이장치의 테스트 방법 document_id A220623035171

반도체 장치가 점차 고집적화 및 다기능화 되어감에 따라 칩 크기의 축소와 핀 수의 증가로 인하여 불량의 원인 또한 증가하게 되는데, 정전기도 불량의 원인 중 한가지로서, 제품의 신뢰성과 관련하여 매우 중요시되고 있다. 정전기는 상호 절연되어 있던 물체가 접촉할 때, 양 물체간의 매우 큰 전압 차에 따른 전류가 순간적으로 흐르는 현상을 말한다. 따라서 전원 전압이 통상 수 볼트 이하인 조건에서 정상적으로 동작하도록 설계되어 있는 반도체 칩의 내부회로에 정전기에 의한 전류가 흐르게 되면, 내부회로에 치명적인 손상을 입히게 된다. 그러므로 정전기에 의한 전류가 반도체 칩의 내부회로로 인가되지 않도록 정전기에 의한 전류를 반도체 칩의 외부로 방전하는 보호회로가 요구된다. 일반적으로 정전기를 반도체 칩의 외부로 방전하여 반도체 칩을 보호하는 회로를 정전기 방전(ElectroStatic Discharge, ESD) 보호회로라고 하며, 정전기 방전 보호회로는 정전기에 접하기 쉬운 외부 핀(external pin)에 연결된 패드(pad)와 내부회로 사이에 삽입된다. 따라서 외부 핀을 통해 패드로 정전기가 인가되는 경우, 상기 정전기 방전 보호회로는 인가된 정전기를 방전하여 높은 전압의 정전기로부터 반도체 장치의 내부회로를 보호할 수 있다. 그러나 정전기 방전회로는 정전기로부터 내부회로를 보호하면서, 제품의 특성이나 신뢰성에 영향을 주지 않는 범위에서 설계되어져야 한다. 도1 은 종래에 방전 보호회로를 구비하는 반도체 장치의 일예를 나타내는 도면이다. 도1 에 도시된 바와 같이, 정전기 방전 보호회로(10)는 반도체 장치가 외부 장치와 신호를 입출력하는 외부 핀과 연결된 패드(PAD)와 지정된 소정의 기능을 수행하는 내부회로(20)사이에 배치된다. 정전기 방전 보호회로(10)는 2개의 다이오드(D1, D2)를 구비한다. 다이오드(D1)는 전원 전압(Vdd)과 제1 노드(ND1) 사이에 연결되고, 게이트로 전원 전압(Vdd)을 인가받는 PMOS 트랜지스터로 구현할 수 있으며, 다이오드(D2)는 접지 전압(Vss)과 제1 노드(ND1) 사이에 연결되고, 게이트로 접지 전압(Vss)을 인가받는 NMOS 트랜지스터로 구현할 수 있다. 다이오드(D1, D2)는 정전기가 인가되지 않는 경우에는 역바이어스(reverse bias)상태이다. 따라서 패드(PAD)와 내부회로(20) 사이에 전송되는 신호가 전원 전압(Vdd)과 접지 전압(Vss) 사이의 전압 레벨을 갖는 정상적인 신호인 경우에는 다이오드(D1, D2)로 전류가 흐르지 않는다. 그러나 전원 전압(Vdd)보다 높은 전압 레벨의 정전기가 패드(PAD)를 통해 인가되면 다이오드(D1)가 정전기를 방전하고, 접지 전압(Vss)보다 낮은 전압 레벨의 정전기가 패드(PAD)를 통해 인가되면 다이오드(D2)가 정전기를 방전한다. 그러므로 정전기 방전 보호회로(10)는 전원 전압(Vdd)보다 높은 전압 레벨, 또는 접지 전압(Vss)보다 낮은 전압 레벨의 정전기가 패드(PAD)에 인가되는 경우에 정전기를 전원 전압(Vdd) 또는 접지 전압(Vss)으로 방전함으로서 내부회로(20)를 보호한다. 도1 에서는 일예로서 하나의 패드(PAD)와 하나의 정전기 방전 보호회로(10)만을 도시하였으나, 일반적인 반도체 장치는 외부와 입출력해야하는 신호의 개수만큼 외부 핀을 구비하고, 외부 핀에 대응하는 복수개의 패드(PAD)를 구비한다. 그리고 정전기 방전 보호회로(10)는 복수개의 패드(PAD)와 내부회로(20) 사이에 각각 구비되므로, 반도체 장치는 복수개의 패드(PAD)와 동일한 개수의 정전기 방전 보호회로(10)를 구비한다. 한편 전자 제품의 소형화, 다기능화에 의해 반도체 장치 또한 고집적화, 다기능화가 요구되고 있다. 이러한 요구에 의해 복수개의 칩이 하나의 반도체 패키지로 패키지 되는 멀티 칩 패키지(multi chip package : MCP) 반도체 장치가 등장하였다. 멀티 칩 패키지 반도체 장치는 단층형 멀티 칩 패키지 반도체 장치와 다층형 멀티 칩 패키지 반도체 장치로 구분할 수 있다. 단층형 멀티 칩 패키지 반도체 장치는 복수개의 칩을 서로 나란하게 배치하여 패키징하는 반도체 장치이다. 그리고 다층형 멀티 칩 패키지 반도체 장치는 통상 스택형 반도체 장치로 알려진 반도체 장치로서 복수개의 칩을 적층하여 패키징하는 반도체 장치이다. 도2 는 멀티 칩 패키지 반도체 장치의 일예를 나타내는 도면으로 멀티 칩 패키지 반도체 장치 중에서 3개의 칩을 적층한 스택형 반도체 장치를 도시하였다. 적층된 복수개의 칩(C1 ~ C3)은 동일한 칩일 수도 있으며, 서로 다른 칩일 수도 있다. 인터페이스 칩(IFC)은 스택형 반도체 장치와 외부 장치 사이에 신호를 입출력하기 위하여 구비되는 칩으로, 반도체 장치의 외부 핀(PIN)과 전기적으로 연결되는 복수개의 패드(PAD)를 구비한다. 복수개의 패드(PAD)는 적층된 복수개의 칩(C1 ~ C3)에서 인가되는 신호를 외부 핀(PIN)을 통해 외부로 출력하거나, 외부 핀(PIN)을 통해 입력되는 신호를 적층된 복수개의 칩(C1 ~ C3)으로 전송한다. 도2 에서는 인터페이스 칩(IFC)이 복수개의 패드(PAD)만을 구비하는 것으로 도시되어 있으나, 테스트 회로와 같은 부가 회로를 구비할 수도 있다. 또한 적층된 복수개의 칩(C1 ~ C3) 중 하나의 칩이 인터페이스 칩(IFC)의 기능을 수행하도록 구성하여 인터페이스 칩(IFC)을 구비하지 않을 수도 있다. 멀티 칩 패키지 반도체 장치에서 사용되는 신호는 3가지로 구분할 수 있다. 첫 번째로 각각의 칩의 내부에서만 사용되는 칩 내부 신호가 있다. 칩 내부 신호는 각각의 칩 내부회로에서만 사용하기 때문에 다른 칩이나 반도체 장치의 외부로 신호를 전송할 필요가 없는 신호이다. 따라서 각 칩(C1 ~ C3)의 내부회로를 구성하는 소자(21)들 사이를 연결하는 신호 라인(L1)을 통해서만 전송된다. 두 번째로 복수개의 칩이 공통으로 사용되는 칩 공통 신호가 있다. 칩 내부 신호와 달리 칩 공통 신호는 각 칩(C1 ~ C3)의 내부회로 뿐만 아니라 다른 칩으로도 신호를 전송해야하므로 복수개의 칩(C1 ~ C3) 사이에 신호를 전송하기 위한 신호 라인이 필요하다. 도2 에서 신호 라인(L2)이 복수개의 칩(C1 ~ C3) 사이에 신호를 전송하는 라인이다. 따라서 칩 공통 신호는 신호 라인(L1, L2)을 통해 전송된다. 그러나 칩 공통 신호 또한 외부로 신호를 전송되지는 않는다. 세 번째 신호는 반도체 장치의 외부로 전송되는 외부 입출력 신호이다. 외부 입출력 신호는 각각의 칩에서만 사용될 수도 있고, 복수개의 칩(C1 ~ C3)에서 공통으로 사용될 수도 있다. 그러나 외부 입출력 신호는 외부로 전송되는 신호이기 때문에 인터페이스 칩(IFC)의 패드(PAD)와 연결되는 신호 라인(L3)이 필요하다. 상기한 3가지의 신호 중에서 칩 내부 신호와 칩 공통 신호는 반도체 장치 외부로 입출력되지 않는 내부 신호이기 때문에 기본적으로는 도1 의 정전기 방전 보호회로(10)가 필요하지 않다. 그러나 멀티 칩 패키지 반도체 장치에서 복수개의 칩(C1 ~ C3) 각각은 웨이퍼 레벨에서 테스트를 수행한 후에 패키지 된다. 그리고 테스트 시에는 외부로 입출력되지 않는 내부 신호 또한 테스트 되어야 한다. 따라서 도2 에서는 도시되지 않았지만 복수개의 칩(C1 ~ C3) 각각은 내부 신호를 테스트하기 위하여 복수개의 테스트 패드를 구비한다. 그리고 웨이퍼 레벨에서의 테스트 시에는 칩(C1 ~ C3)이 패키지 되지 않았으므로, 패키지 된 이후에 외부로 출력되는 외부 입출력 신호도 웨이퍼 레벨에서는 테스트 할 수 없다. 결과적으로 내부 신호뿐만 아니라 외부 입출력 신호 또한 웨이퍼 레벨에서 테스트하기 위해서는 각각의 반도체 칩이 테스트 패드를 구비해야 한다. 단일 칩 패키지 반도체 장치에서도 칩 내부 신호와 외부 입출력 신호를 사용한다. 그리고 멀티 칩 패키지 반도체 장치와 마찬가지로 웨이퍼 레벨에서 테스트 한다. 따라서 단일 칩 패키지 반도체 장치의 칩 또한 복수개의 테스트 패드를 구비한다. 그러나 단일 칩 패키지 반도체 장치에서는 외부 입출력 신호에 대한 패드는 구비되어 있으므로, 칩 내부 신호에 대한 테스트 패드만 추가로 구비하면 된다. 도3 은 종래의 반도체 장치의 칩을 나타내는 도면이다. 도3 에서 반도체 장치의 칩(CH)은 웨이퍼 레벨에서 내부 신호 및 외부 입출력 신호를 테스트할 수 있도록 테스트 패드(TPAD1, TPAD2)를 구비한다. 그리고 테스트 시에 발생할 수 있는 정전기로부터 내부회로(20)를 보호하기 위하여, 테스트 패드(TPAD1, TPAD2)와 내부회로(20) 사이에 각각 정전기 방전 보호회로(11, 12)를 구비한다. 테스트 회로(40)는 테스트 시에 테스트 인에이블 신호(TME)를 인가받아 내부회로(20)를 테스트하기 위한 테스트 제어신호(Tcon)를 출력한다. 그리고 테스트 회로(40)는 또한 인터페이스부(30)로 인터페이스 제어신호(Tifc)를 출력한다. 내부회로(20)는 테스트 제어신호(Tcon)에 응답하여 지정된 소정의 동작을 수행하고, 결과로서 테스트 신호(Tsig)를 출력한다. 예를 들어 테스트되는 칩이 메모리 칩인 경우 메모리 셀에 저장된 데이터를 테스트 신호(Tsig)로서 출력할 수 있다. 인터페이스부(30)는 칩(CH)으로 입출력되는 신호를 드라이빙한다. 멀티 칩 패키지 반도체 장치는 상기한 바와 같이 복수개의 칩이 동일한 칩일 수도 있으며, 서로 다른 칩일 수도 있다. 복수개의 칩이 서로 다른 칩인 경우에 인터페이스부(30)는 복수개의 칩 사이에 전송되는 신호가 정상적으로 송수신될 수 있도록 각각의 신호를 드라이빙 한다. 따라서 복수개의 칩이 동일한 칩인 경우에는 인터페이스부(30)는 생략 될 수도 있다. 그러나 멀티 칩 패키지 반도체 장치뿐만 아니라 단일 칩 패키지 반도체 장치에서도 외부 장치와의 원활한 신호 전송을 위하여 인터페이스부(30)를 구비한다. 도3 에서 인터페이스부(30)는 테스트 회로(40)에서 인가되는 인터페이스 제어신호(Tifc)에 응답하여 내부회로(20)에서 인가되는 테스트 신호(Tsig)를 드라이빙하여 출력한다. 그리고 버퍼(b1, b2)는 각각 내부회로(20)에서 인가되는 테스트 신호(Tsig1 ~ Tsig4)를 버퍼링하여 대응하는 테스트 패드(TPAD1, TPAD2)로 출력한다. 신호 라인(L21, L22)은 도2 의 신호 라인(L2)과 같이 멀티 칩 패키지 반도체 장치에서 복수개의 칩 사이를 전기적으로 연결하는 라인으로 단일 칩 패키지 반도체 장치에서는 구비되지 않는다. 도3 에 도시된 바와 같이 종래의 칩은 웨이퍼 레벨에서의 테스트를 위하여 내부회로(20)에서 출력되는 각각의 신호에 대하여 테스트 패드(TPAD1, TPAD2)와 정전기 방전 보호회로(11, 12)를 구비한다. 그러나 패키징 이후에는 테스트 패드(TPAD1, TPAD2)로 인가될 필요가 없는 테스트 신호(Tsig1 ~ Tsig4)를 위하여 많은 개수의 테스트 패드(TPAD1, TPAD2)와 테스트 패드(TPAD1, TPAD2)에 대응하는 정전기 방전 보호회로(11, 12)를 구비하는 것은 칩의 크기를 크게 하는 문제가 있다. 또한 내부회로(20)의 신호가 테스트 이후에도 정전기 방전 보호회로(11, 12)와 연결되어 있으면, 정전기 방전 보호회로(11, 12)의 부하(load)로 인하여 신호 감쇄(signal degradation)가 발생하는 문제가 있다. 그리고 각각의 칩에 구비되는 테스트 패드(11, 12)는 멀티 칩 패키지 반도체 장치가 패키징 된 후에는 외부와 연결 될 수 없으므로, 패키징 된 후에는 테스트를 할 수 없다.