반도체 메모리 장치 document_id A220623035443

일반적인 동적 메모리 셀은 하나의 억세스 트랜지스터와 하나의 데이터 저장캐패시터로 구성되며, 캐패시터에 전하를 충전하면 데이터 "1"을 저장하는 것이 되고, 캐패시터에 충전된 전하가 없으면 데이터 "0"을 저장하는 것이 된다. 그러나, 캐패시터에 충전된 전하는 일정 시간이 지나면 소실되기 때문에 반드시 리프레쉬를 해주어야 하므로 캐패시터가 반드시 필요하게 되어 이 메모리 셀을 이용하여 메모리 셀 어레이를 구성하게 되면 반도체 메모리 장치의 레이아웃 면적을 줄이는데 한계가 있다. 이에 대하여 최근에 반도체 메모리 장치의 레이아웃 면적을 줄이기 위해 플로팅 바디(floating body)를 가지는 트랜지스터가 제안되었으며, 이 트랜지스터는 플로팅 바디에 다수 캐리어를 저장하는데, 이 역시 저장된 다수 캐리어는 일정 시간 지나면 소실되기 때문에 리프레쉬를 해주어야 한다. 결과적으로, 플로팅 바디를 가지는 트랜지스터로 구성된 메모리 셀은 일반적인 메모리 셀처럼 커패시터를 가지지는 않지만 커패시터처럼 동작하기 때문에 동적 메모리 셀로서 사용되고, 이를 이용하는 경우, 일반적인 메모리 셀을 구비하는 반도체 메모리 장치에 비해서 레이아웃 면적이 훨씬 줄어들게 된다. 특히, 플로팅 바디 트랜지스터를 이용한 동적 메모리 셀을 구비하는 메모리 셀 어레이가 플로팅 바디 트랜지스터의 바이폴라 접합 트랜지스터 동작을 사용함으로써 고속 동작 및 우수한 데이터 보유 특성을 가지도록 하고자 하는 노력이 계속적으로 이루어지고 있다. 미국 공개 공보 제2007/0058427호에 공개된 기술은 바이폴라 접합 트랜지스터 동작을 사용하여 데이터를 라이트 및 리드하는 메모리 셀 어레이를 공개하고 있다. 그러나, 여기에 공개된 기술은 라이트 및 리드 동작을 위하여 워드 라인, 비트 라인 및 소스 라인으로 인가되는 전압으로서 여러 개의 레벨이 필요하므로 제어가 복잡하다는 단점이 있고, 플로팅 바디에 축적된 다수 캐리어가 일정 시간이 지나면 소실됨으로 인해 동적 메모리 셀에 저장된 데이터를 유지하기 위하여 필요한 리프레쉬 동작에 관해서는 공개하고 있지 않다. 도 1은 종래의 플로팅 바디 트랜지스터의 구조의 등가도를 나타내는 것으로, NMOS전계 효과 트랜지스터(NMOS)(이하, NMOS트랜지스터라 함)와 NPN바이폴라 접합 트랜지스터(NPN)(이하, NPN트랜지스터라 함)로 이루어져 있다. NMOS트랜지스터(NMOS)의 소스(S)와 NPN트랜지스터(NPN)의 에미터(E)가 공유되고, NMOS트랜지스터(NMOS)의 드레인(D)과 NPN트랜지스터(NPN)의 콜렉터(C)가 공유되고, NPN트랜지스터(NPN)의 베이스(B)는 전기적으로 플로팅되어 있다. 그리고, NMOS트랜지스터의 게이트(G)와 베이스(B) 사이에 커플링 캐패시터(CC)가 존재한다. 데이터 "1"상태는 데이터 "0"상태에 비해서 플로팅 바디 영역(18)에 다수 캐리어, 즉, 정공이 축적되어 있는 상태를 의미하고, 데이터 "0"상태는 데이터 "1"상태에 비해서 플로팅 바디 영역(18)에 소수 캐리어, 즉, 전자가 축적되어 있는 상태를 의미한다. 게이트 전압(Vg)이 0V인 경우에, 플로팅 바디 트랜지스터가 데이터 "1"상태이거나 데이터 "0"상태이거나에 관계없이 드레인과 소스사이의 전압(Vds)이 소정 레벨 이상이 되기 전에서 급격한 전류 증가를 나타내는데 이와 같은 급격한 전류 증가는 드레인과 소스사이의 전압 차(Vds)가 일정 전압이상이 되면 초기에 드레인 커플링(drain coupling)에 의해서 정공이 베이스(B)로 유입되어 베이스 영역의 전위가 증가하여, 베이스(B)와 에미터(E)사이에 순방향 전압이 걸리게 되고, 이에 따라 에미터 전류가 흐르기 시작한다. 그리고, 에미터 전류의 많은 부분은 콜렉터(C)까지 흐르게 되고, 이 전류는 베이스(B)와 콜렉터(C)사이의 밴드 밴딩(band bending)되어 있는 영역을 통과하면서 밴드 대 밴드 터널링(band-to-band tunneling) 및/또는 임팩트 이온화를 유발하게 된다. 밴드 대 밴드 터널링 및/또는 임팩트 이온화에 의해서 콜렉터(C)로부터 베이스(B)로 정공이 주입되고, 이에 따라 베이스(B)의 전위가 다시 한번 높아지게 된다. 이에 따라 드레인과 소스사이의 전압(Vds)는 증가하여 NPN트랜지스터가 온되면 NPN트랜지스터 자체의 순방향 궤환 시스템에 의해서 바이폴라 전류(Ids)가 급격하게 커지게 된다. 만일 임팩트 이온화에 의한 증배 팩터(multiplication factor)가 커지게 되면 바이폴라 전류(Ids)가 급격하게 증가될 수도 있다. 이와 같은 바이폴라 전류(Ids)에 의해서 데이터 "1"상태가 라이트된다. 플로팅 바디 트랜지스터가 데이터 "1"상태인 경우에 드레인과 소스사이의 전압(Vds)이 데이터 "0"상태인 경우에 비해서 낮은 전압에서 NPN트랜지스터가 온되어 바이폴라 전류(Ids)가 커지게 되는데 이는 플로팅 바디내에 정공에 의해서 바디 전위 자체가 높게 형성되어 있기 때문에 밴드 대 밴드 터널링 및/또는 임팩트 이온화에 의해서 NPN트랜지스터가 플로팅 바디 트랜지스터가 데이터 "0"상태인 경우에 비해서 빨리 온 될 수 있기 때문이다. 게이트 전압(Vg)이 음의 전압 레벨을 갖는 경우에는 게이트 전압(Vg)이 0V인 경우에 비해서 드레인과 소스사이의 전압(Vds)이 상대적으로 높은 전압에서 바이폴라 전류가 급격하게 증가되는데, 이는 게이트 전압(Vg)이 낮을수록 베이스의 정전위가 낮아지므로 드레인과 소스 사이의 전압(Vds)이 커져야만 밴드 대 밴드 터널링 및/또는 임팩트 이온화에 의해서 NPN트랜지스터가 온될 수 있기 때문이다. 다음으로, 도 2는 종래의 반도체 메모리 장치의 개략적인 전체 블록도로서, 메모리 셀 어레이(10), 메모리 셀 선택 및 제어부(20), 데이터 라이트 및 센싱부(30)를 구비하고, 메모리 셀 어레이(10)는 i개의 워드 라인들(WL1 내지 WLi), j개의 비트 라인들(BL1 내지 BLj), 및 i개의 소스 라인들(SL1 내지 SLi) 각각에 연결된 게이트, 드레인, 소스 및 플로팅 바디를 가진 메모리 셀들(MC1 내지 MCi)로 구성되어 있고, 데이터 라이트 및 센싱부(30)는 기준 전류 발생부(32)와 복수개의 데이터 센스 증폭기들(34-1 내지 34-j)로 구성된다. 도 2에 나타낸 종래의 반도체 메모리 장치의 블록들 각각의 기능을 설명하면 다음과 같다. 메모리 셀 어레이(10)는 워드 라인들(WL1 내지 WLi)중 선택된 하나의 워드 라인, 소스 라인들(SL1 내지 SLi)중 선택된 하나의 소스 라인, 및 비트 라인들(BL1 내지 BLj)에 의해서 선택된 메모리 셀들을 통하여 바이폴라 전류를 흐르게 하거나 흐르지 않게 함에 의해서 데이터 "1" 또는 데이터 "0"을 라이트 또는 리드한다. 메모리 셀 선택 및 제어부(20)는 라이트 신호(WR) 또는 리드 신호(RD) 및 어드레스 신호(ADD)에 응답하여 워드 라인들(WL1 내지 WLi), 소스 라인들(SL1 내지 SLi), 비트 라인들(BL1 내지 BLj)을 제어하여 비선택된 메모리 셀들에 데이터가 라이트 및 리드되는 것을 방지하면서 선택된 메모리 셀에/로부터 데이터 "1" 또는 데이터 "0"을 라이트/리드한다. 데이터 라이트 및 센싱부(30)는 기준 전류 발생부(32)에서 생성된 기준 전류와 선택된 메모리 셀들을 통하여 라이트 또는 리드된 데이터에 대하여 비트 라인들에 흐르는 전류를 인가받아 복수개의 데이터 센스 증폭기들(34-1 내지 34-j)에서 바이폴라 전류(Ids)의 차이를 감지하여 메모리 셀을 구성하는 NMOS 트랜지스터의 플로팅 바디 내에 다수 캐리어의 축적 여부를 판단한다. 도 2에 나타낸 종래의 반도체 메모리 장치의 라이트 및 리드 동작을 설명하면 다음과 같다. 메모리 셀(MC)의 동작은 메모리 셀을 구성하는 NMOS 트랜지스터의 플로팅 바디 내에 다수 캐리어인 정공들의 축적을 이용한다. 즉, 데이터 라이트 동작시에 메모리 셀 선택 및 제어부(20)는 라이트 신호(WR) 및 어드레스 신호(ADD)에 응답하여 워드 라인들(WL1 내지 WLi), 소스 라인들(SL1 내지 SLi), 비트 라인들(BL1 내지 BLj)을 제어하여 메모리 셀을 선택하고 소스 라인들(SL1 내지 SLi)로 소정 레벨의 포지티브 전압이 인가되고, 워드 라인들(WL1 내지 WLi)으로 접지전압이 인가되고, 비트 라인들(BL1 내지 BLj)으로 소정 레벨의 포지티브 전압이 인가되면, 메모리 셀(MC)에 게이트 유도 드레인 누설 전류가 발생되어 메모리 셀(MC)의 플로팅 바디에 정공이 축적되어 데이터 "1"이 라이트 된다. 만일, 상기 메모리 셀이 선택된 상태에서 소스 라인들(SL1 내지 SLi)로 소정 레벨의 포지티브 전압이 인가되고, 워드 라인들(WL1 내지 WLi)으로 접지전압이 인가되고, 비트 라인들(BL1 내지 BLj)으로 소정 레벨의 네거티브 전압(또는, 접지전압)이 인가되면 메모리 셀(MC)의 플로팅 바디와 비트 라인 사이에 순방향 바이어스가 걸려 메모리 셀(MC)의 플로팅 바디들에 축적되어 있던 정공이 비트라인으로 빠져나가 데이터 "0"이 라이트 된다. 반면, 데이터 리드 동작시에는 메모리 셀 선택 및 제어부(20)는 리드 신호(RD) 및 어드레스 신호(ADD)에 응답하여 워드 라인들(WL1 내지 WLi), 소스 라인들(SL1 내지 SLi), 비트 라인들(BL1 내지 BLj)을 제어하여 메모리 셀을 선택하고, 정공이 축적되어 데이터 "1"이 저장된 메모리 셀의 문턱 전압은 정공이 빠져나가 데이터"0"이 저장된 메모리 셀의 문턱 전압보다 낮아지게 되므로, 이와 같은 문턱 전압의 차이를 이용하여 저장된 데이터를 리드한다. 즉, 메모리 셀 선택 및 제어부(20)가 워드 라인(WL1)으로 소정 레벨의 네거티브 전압을 인가하고, 소스 라인(SL1)으로 소정 레벨의 포지티브 전압을 인가하며, 비트 라인(BL1)으로 접지전압을 인가하면, 메모리 셀들(MC1)의 소스와 드레인사이의 전압(Vds)이 소정 레벨의 포지티브 전압이 되고, 이에 따라 메모리 셀들(MC1)에 데이터 "1"이 저장되어 있었다면 NPN트랜지스터가 온되어 바이폴라 전류를 흐르게 하고, 데이터 "0"이 저장되어 있었다면 NPN트랜지스터가 오프되어 바이폴라 전류가 흐르지 않게 된다. 한편, 데이터 라이트 및 센싱부(30)에서는 기준 전류 발생부(32)가 기준 전류를 생성하여 출력하면 복수개의 데이터 센스 증폭기들(34-1 내지 34-j)은 상기 선택된 메모리 셀들을 통하여 리드된 데이터에 대하여 비트 라인들에 흐르는 전류를 인가받아 바이폴라 전류의 차이를 감지하여 메모리 셀을 구성하는 NMOS 트랜지스터의 플로팅 바디 내에 다수 캐리어의 축적 여부를 판단한다. 그런데, 종래의 바이폴라 접합 트랜지스터 동작을 이용한 플로팅 바디 트랜지스터의 소스 라인 전압 제어 방식은 온도의 변화에 따라 상이한 DC 특성을 보여 온도 변화에 취약한 면이 있었다. 즉, 반도체 메모리 장치가 처해 있는 주위 온도가 정상적인 실내 온도일 때에는 데이터 "0"을 만드는 드레인-소스간 전류와 데이터 "1"을 만드는 드레인-소스간 전류의 양 전류 차의 마진(margin)이 충분히 커서 센스 증폭기가 안정적으로 전류의 차이를 정확하게 감지할 수가 있다. 하지만, 반도체 메모리 장치가 주위 온도가 정상적인 실내 온도와 현저하게 차이나는 비정상적인 상황에 처해지게 될 때에는 플로팅 바디 트랜지스터의 DC 특성이 변화되어 드레인-소스간 전류가 급격하게 증가하는 시점에서의 드레인-소스간 전압이 더 작아지거나 더 커지게 됨에 따라 데이터 "0"을 만드는 드레인-소스간 전류값이 급격하게 증가하거나 데이터 "1"을 만드는 드레인-소스간 전류값이 급격하게 하강하게 된다. 따라서, 반도체 메모리 장치가 동작하는 주위 온도에 현저한 온도 변화가 있게 되면 양 전류 차의 마진이 극히 작아져 센스 증폭기가 안정적으로 전류의 차이를 감지할 수 있는 마진을 충분히 확보하기 어려워 전류의 차이를 정확히 감지할 수가 없게 되므로 결국 반도체 메모리 장치의 리드 동작이 오동작할 가능성이 높게 되는 문제점이 있었다.