문맥 (context)
일반적으로 반도체 집적 회로는 복수의 플립-플롭 회로들을 포함하며, 각각의 플롭-플롭 회로는 데이터를 래치하고 래치된 데이터를 출력하도록 구성된다. 플립-플롭 회로의 입출력 동작은 클록 신호에 동기하여 수행된다. 예를 들어, 플립-플롭은 클록의 상승 에지에 동기하여 데이터를 래치하고 다음의 상승 에지까지는 래치된 데이터를 유지한다. 플립-플롭은 클록의 하강 에지에 동기하여 데이터를 래치하거나, 클록의 상승 에지 및 하강 에지 양자에 동기하여 데이터를 래치할 수도 있다.
반도체 칩을 테스트하기 위한 DFT(Design For Testability) 기술은 반도체 칩의 품질을 유지하기 위해 널리 사용되고 있다. 그 중에서도 반도체 칩에 포함된 플립-플롭들을 이용한 스캔 테스트(Scan Test) 기술은 오래된 기술이긴 하지만 여전히 중요한 비중을 차지하고 있다. 스캔 테스트를 위하여 복수의 플립-플롭으로 스캔 체인을 형성하고, 이러한 스캔 체인을 이루는 플립-플롭들은 쉬프트 레지스터로서 동작한다.
스캔 테스트를 위한 스캔 입력 기능을 구현하기 위하여, 대부분의 주문형 반도체(ASIC; Application-Specific Integrated Circuit)들은 멀티플렉서-타입의 마스터-슬레이브 플립-플롭 회로를 포함한다.
도 1은 종래의 마스터-슬레이브 플립-플롭 회로를 나타내는 회로도이다. 도 1 플립-플롭 회로는 미국공개특허 제2006/0085709호에 개시되어 있다.
도 1을 참조하면, 종래의 플립-플롭 회로(100)는 제 1 래치(122), 제 2 래치(124) 및 멀티플렉서(126)를 포함한다.
멀티플렉서(126)는 데이터 신호(D) 및 반전된 스캔 인에이블 신호(~SE)를 AND 연산하는 제 1 AND 게이트 (102), 스캔 입력 신호(SI) 및 스캔 인에이블 신호(SE)를 AND 연산하는 제 2 AND 게이트(104), 및 제 1 AND 게이트(102)의 출력 및 제 2 AND 게이트(104)의 출력을 NOR 연산하는 NOR 게이트(106)를 포함한다. 제 1 래치부(122)는 상호 접속된 두 개의 인버터들(110, 112)을 포함하고, 제 2 래치부(124)는 상호 접속된 두 개의 인버터들(116, 118)을 포함한다.
제 1 삼상태 인버터(tri-state inverter)(108)는 클록 신호(CK)가 논리 로우(logic low)일 때 NOR 게이트(106)의 출력을 반전하여 출력하고, 제 2 삼상태 인버터(112)는 클록 신호(CK)가 논리 하이(logic high)일 때 제 1 인버터(110)의 출력을 반전하여 제 1 인버터(110)의 입력부로 전달한다. 제 3 삼상태 인버터(114)는 클록 신호(CK)가 논리 로우일 때 제 1 인버터(110)의 출력을 반전하여 출력하고, 제 4 삼상태 인버터(118)는 클록 신호(CK)가 논리 하이일 때 제 2 인버터(116)의 출력을 반전하여 제 2 인버터(116)의 입력부로 전달한다. 제 3 인버터(120)는 제 2 인버터(116)의 출력을 반전 증폭하여 출력한다.
스캔 인에이블 신호(SE)가 논리 로우이면, 데이터 신호(D)가 제 1 AND 게이트(102) 및 NOR 게이트(106)를 통해 출력된다. 클록 신호(CK)가 논리 로우일 때 제 1 삼상태 인버터(108)는 턴온되어 NOR 게이트(106)의 출력을 반전하여 제 1 래치부(110)로 전달하고, 클록 신호(CK)가 논리 하이일 때 제 1 삼상태 인버터(108)는 턴오프되고 제 1 래치부(110)는 전달된 데이터를 저장한다. 클록 신호(CK)의 다음 사이클에 대하여, 클록 신호(CK)의 논리 로우에서 제 3 삼상태 인버터(114)는 턴온되어 제 1 래치부(110)의 출력을 반전하여 제 2 래치부(124)로 전달하고, 클록 신호(CK)의 논리 하이에서 제 3 삼상태 인버터(114)는 턴오프되고 제 2 래치부(124)는 다음 클록 신호에 동기될 때까지 전달된 데이터를 유지한다.
반도체 집적 회로가 더욱 복잡해지면서 상기 스캔 테스트에 여러 제약이 가중되고, 고속으로 동작할 수 있는 플립-플롭이 요구되고 있다. 그러나 종래의 마스터-슬레이브 플립-플롭 회로(100)는 두 개의 클록 사이클에 걸쳐 데이터를 순차적으로 전달하기 때문에 데이터의 출력이 지연된다. 또한 스캔 입력을 구현하기 위해 플립-플롭의 입력에 데이터를 선택하기 위한 멀티플렉서를 포함하는 경우에는 데이터의 전달 경로가 길어지기 때문에 데이터의 출력이 지연된다. 이러한 구조의 플립-플롭 회로는 데이터의 입력으로부터 데이터의 출력까지의 DtoQ 지연이 크게 증가하기 때문에 고속 동작이 요구되는 반도체 장치에는 부적합하다.
지시문 (instruction)
주어진 원문을 읽고 필요한 정보를 파악하여, 원문에 근거해 질문에 답하라.
질문 (question)
종래의 마스터-슬레이브 플립-플롭 회로(100)에서 제 1 삼상태 인버터(108)는 클록 신호(CK)의 상태에 따라 어떠한 기능을 수행하는가?
추론 과정 (compact_reasoning)
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1과제 해석
task_interpretation제 1 삼상태 인버터(108)의 클록 신호(CK) 상태별 동작 기능을 확인해야 한다.
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2정보 추출
information_extraction본문에서 제 1 삼상태 인버터(108)와 관련된 클록 신호(CK)의 조건 및 동작 설명을 추출한다.
- 제 1 삼상태 인버터(tri-state inverter)(108)는 클록 신호(CK)가 논리 로우(logic low)일 때 NOR 게이트(106)의 출력을 반전하여 출력하고, 제 2 삼상태 인버터(112)는 클록 신호(CK)가 논리 하이(logic high)일 때 제 1 인버터(110)의 출력을 반전하여 제 1 인버터(110)의 입력부로 전달한다.
- 클록 신호(CK)가 논리 로우일 때 제 1 삼상태 인버터(108)는 턴온되어 NOR 게이트(106)의 출력을 반전하여 제 1 래치부(110)로 전달하고, 클록 신호(CK)가 논리 하이일 때 제 1 삼상태 인버터(108)는 턴오프되고 제 1 래치부(110)는 전달된 데이터를 저장한다.
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3근거 선택
evidence_selection제 1 삼상태 인버터(108)의 동작에 직접적으로 관련된 구절을 선별한다.
- 제 1 삼상태 인버터(tri-state inverter)(108)는 클록 신호(CK)가 논리 로우(logic low)일 때 NOR 게이트(106)의 출력을 반전하여 출력하고
- 클록 신호(CK)가 논리 로우일 때 제 1 삼상태 인버터(108)는 턴온되어 NOR 게이트(106)의 출력을 반전하여 제 1 래치부(110)로 전달하고, 클록 신호(CK)가 논리 하이일 때 제 1 삼상태 인버터(108)는 턴오프되고
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4논리 통합
logical_integration클록 신호가 로우일 때와 하이일 때의 동작을 구분하여 정리한다.
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5결론 도출
conclusion_formulation클록 신호가 로우일 때는 턴온되어 NOR 게이트의 출력을 반전하여 제 1 래치부로 전달하고, 하이일 때는 턴오프된다는 결론을 도출한다.
- 클록 신호(CK)가 논리 로우일 때 제 1 삼상태 인버터(108)는 턴온되어 NOR 게이트(106)의 출력을 반전하여 제 1 래치부(110)로 전달하고, 클록 신호(CK)가 논리 하이일 때 제 1 삼상태 인버터(108)는 턴오프되고
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6답변 생성
answer_generation질문에 대해 명확하고 구체적인 문장으로 답변을 작성한다.
- 클록 신호(CK)가 논리 로우일 때 제 1 삼상태 인버터(108)는 턴온되어 NOR 게이트(106)의 출력을 반전하여 제 1 래치부(110)로 전달하고, 클록 신호(CK)가 논리 하이일 때 제 1 삼상태 인버터(108)는 턴오프
최종 답변 (final_answer)
클록 신호(CK)가 논리 로우(logic low)일 때 제 1 삼상태 인버터(108)는 턴온되어 NOR 게이트(106)의 출력을 반전하여 제 1 래치부(110)로 전달하고, 클록 신호(CK)가 논리 하이(logic high)일 때 제 1 삼상태 인버터(108)는 턴오프된다.
핵심 해석 (core_interpretation)
클록 신호(CK)가 논리 로우일 때 제 1 삼상태 인버터는 턴온되어 NOR 게이트의 출력을 반전하여 제 1 래치부로 전달하고, 클록 신호(CK)가 논리 하이일 때 제 1 삼상태 인버터는 턴오프된다.