전압 제어 회로 document_id A220623035949

전압 제어 회로(볼티지 레귤레이터)는 전원과 피급전 회로 사이에 접속되는 회로이다. 이 전압 제어 회로는 전원으로부터 전압 제어 회로에 입력되는 전압값이 변동해도, 전압 제어 회로로부터 피급전 회로에 출력하는 전압값을 일정하게 유지하도록 제어를 행한다. 이러한 전압 제어 회로를 전원부에 삽입하면, 전원(예를 들어 전지)의 출력 전압이 변동되어도, 피급전 회로에 일정한 전압값이 되고 있는 전압을 공급할 수 있다. 따라서, 휴대 전화, 게임기, 노트북 등의 휴대 기기의 전원부에는 모노리식 IC화된 전압 제어 회로가 삽입되어 있다. 여기서, 전압 제어 회로의 기본적인 회로 구성 및 동작 원리를 도 5를 참조하여 설명한다. 도 5에 나타내는 바와 같이, 전압 제어 회로(1)는 전압 제어용 P채널 MOS 트랜지스터(10)와 분압 저항 회로(20)와 트랜지스터 제어 회로(30)를 주요 부재로서 구성되어 있다. 전압 제어용 P채널 MOS 트랜지스터(10)는 그 입력 단자(소스)가 전압 제어 회로(1)의 전압 입력 단자(11)에 접속되고 있고, 그 출력 단자(드레인)가 전압 제어 회로(1)의 전압 출력 단자(12)에 접속되고 있다. 전압 제어용 P채널 MOS 트랜지스터(10)는 제어 단자(게이트)에 입력되는 제어 전압 Vc의 전압값이 증가하면 도통 저항이 증가되고, 제어 단자(게이트)에 입력되는 제어 전압 Vc의 전압값이 감소하면 도통 저항이 감소된다는 특성을 갖고 있다. 또한, 「도통 저항」이란, 전압 제어용 P채널 MOS 트랜지스터(10)가 도통 상태가 되었을 때의, 입력 단자(소스)와 출력 단자(드레인) 사이의 저항을 의미한다. 전압 제어 회로(1)의 전압 입력 단자(11)에는 전원(예를 들어 전지 등)으로부터 전원 전압(입력 전압) Vin이 입력된다. 이 입력 전압 Vin은 전압 제어용 P채널 MOS 트랜지스터(10)에 의해 전압값이 제어되고, 미리 설정한 설정 전압값이 된 출력 전압 Vout가 전압 제어 회로(1)의 전압 출력 단자(12)로부터 출력된다. 또한, 전압 제어용 P채널 MOS 트랜지스터(10)에 의한 전압 제어 수법은 후술한다. 또한, 전압 출력 단자(12)에는 피급전 회로(도시 생략)가 접속되고, 이 피급전 회로에는 설정 전압값이 된 전압이 공급된다. 분압 저항 회로(20)는 분압 저항(21)과 분압 저항(22)을 직렬 접속한 것이다. 이 분압 저항 회로(20)의 일단(고전압단)은 전압 출력 단자(12)에 접속되고, 타단(저전압단)은 접지 전위에 접속되고 있다. 이 분압 저항 회로(20)는 전압 출력 단자(12)로부터 출력되는 출력 전압 Vout를, 분압 저항(21, 22)에서 분압한 분압 전압 Vp를 출력한다. 분압 전압 Vp는 분압 저항(22)에 인가되는 전압이며, 분압 저항(21)의 저항값을 R21, 분압 저항(22)의 저항값을 R22로 하면, 다음 식으로 나타난다. Vp=Vout·［R22／(R21+R22)］ 트랜지스터 제어 회로(30)는 차동 증폭기(유효 증폭기 : 31)와 기준 전압원(32)을 갖고 있다. 차동 증폭기(31)의 비반전 입력 단자(＋단자)에는 분압 전압 Vp가 입력되고, 차동 증폭기(31)의 반전 입력 단자(-단자)에는 기준 전압원(32)으로부터 출력된 기준 전압 Vref가 입력된다. 차동 증폭기(31)는 분압 전압 Vp와 기준 전압 Vref의 편차에 따른 제어 전압 Vc를 출력한다. 이 제어 전압 Vc는 전압 제어용 P채널 MOS 트랜지스터(10)의 게이트에 입력된다. 상기 구성이 되고 있는 전압 제어 회로(볼티지 레귤레이터 : 1)에 의해, 전압 출력 단자(12)로부터 출력되는 출력 전압 Vout의 전압값을 설정값(일정값)으로 유지하는 동작 원리는 다음과 같다. 예를 들어 출력 전압 Vout의 전압값이 설정값(일정값)을 넘어 증가하면, 분압 전압 Vp의 전압값도 증가하고, 이것에 수반하여 제어 전압 Vc의 전압값이 증가한다. 제어 전압 Vc의 전압값이 증가하면, 전압 제어용 P채널 MOS 트랜지스터(10)의 도통 저항이 증가하고, 이 도통 저항의 증가에 의해 출력 전압 Vout가 감소되며 출력 전압 Vout의 전압값이 설정값(일정값)으로 돌아온다. 반대로, 예를 들어 출력 전압 Vout의 전압값이 설정값(일정값)보다도 감소되면, 분압 전압 Vp의 전압값도 감소되고, 이것에 수반하여 제어 전압 Vc의 전압값이 감소된다. 제어 전압 Vc의 전압값이 감소되면, 전압 제어용 P채널 MOS 트랜지스터(10)의 도통 저항이 감소되고, 이 도통 저항의 감소에 의해 출력 전압 Vout가 증가하며, 출력 전압 Vout의 전압값이 설정값(일정값)으로 돌아온다. 이렇게 하여 출력 전압 Vout의 전압값이 설정값(일정값)으로 유지된다. 또한, 출력 전압 Vout의 설정값(일정값)은 다음 식으로 나타난다. Vout=Vref·［(R21+R22)／R22］ 그런데, 전압 출력 단자(12)에 접속되는 피급전 회로 등에서 합선 고장이 발생하면, 전압 출력 단자(12)의 전압의 전압값은 접지 전위의 전압값 또는 접지 전위에 가까운 전압값까지 급격히 감소된다. 이렇게, 합선 고장을 원인으로 하여 전압 출력 단자(12)의 전압값이 큰 폭으로 감소되면, 분압 전압 Vp의 전압값, 나아가서는 제어 전압 Vc의 전압값도 큰 폭으로 감소된다. 제어 전압 Vc의 전압값이 큰 폭으로 감소되면, 전압 제어용 P채널 MOS 트랜지스터(10)의 도통 저항이 큰 폭으로 감소되고, 전압 제어용 P채널 MOS 트랜지스터(10)에 흐르는 전류의 전류값이 큰 폭으로 증가한다. 이렇게, 합선 고장을 계기로 하여 전압 제어용 P채널 MOS 트랜지스터(10)에 대전류가 흐르면, 이 대전류에 의한 발열이 증가하고, 이 전압 제어 회로(1)를 삽입한 IC 패키지가 열적인 손상을 받을 우려가 있다. 즉, 합선 고장을 원인으로 하여 IC 패키지의 허용 내열 용량을 넘는 대량의 열이 발생하고, 전압 제어 회로(1) 등의 IC가 열손상될 우려가 있다. 따라서, 합선 고장이 발생해도 제어용 MOS 트랜지스터에 흐르는 전류를 제한하는 합선 보호 회로를 부가한 전압 제어 회로가 개발되고 있다(예를 들어 특허 문헌 1 참조). 다음에, 합선 보호 회로를 부가한 전압 제어 회로(볼티지 레귤레이터 : 1A)를 도 6을 참조하여 설명한다. 또한, 도 5와 동일 부분에는 동일 부호를 부여하고, 중복하는 설명은 생략한다. 도 6에 나타내는 바와 같이, 이 전압 제어 회로(볼티지 레귤레이터 : 1A)는 전압 제어용 P채널 MOS 트랜지스터(10), 분압 저항 회로(20), 트랜지스터 제어 회로(30) 외에 모니터 회로(40), 인버터 회로(50), 트랜지스터 제어용 MOS 트랜지스터(60)를 또한 구비하고 있다. 그리고, 모니터 회로(40), 인버터 회로(50), 트랜지스터 제어용 MOS 트랜지스터(60)에 의해 합선 보호 회로가 구성되어 있다. 모니터 회로(40)는 모니터용 MOS 트랜지스터(41)와 모니터 저항(42)을 직렬 접속하여 형성되고 있고, 모니터용 MOS 트랜지스터(41)의 드레인과 모니터 저항(42)의 접속점을 모니터 전압 출력점(43)으로 하고 있다. 이 모니터 회로(40)는 전압 제어용 P채널 MOS 트랜지스터(10)에 대해서 병렬 접속되고 있다. 즉, 모니터 회로(40)의 일단(고전압단)은 전압 제어용 P채널 MOS 트랜지스터(10)의 소스에 접속되고 있고, 모니터 회로(40)의 타단(저전압단)은 전압 제어용 P채널 MOS 트랜지스터(10)의 드레인에 접속되고 있다. 모니터 회로(40)의 모니터용 MOS 트랜지스터(41)는 그 제어 단자(게이트)에 입력되는 전압의 전압값이 증가하면, 도통 저항이 증가하고, 그 제어 단자(게이트)에 입력되는 전압의 전압값이 감소하면, 도통 저항이 감소된다는 특성을 갖고 있다. 이 모니터용 MOS 트랜지스터(41)의 게이트는 트랜지스터 제어 회로(30)의 차동 증폭기(31)의 출력 단자에 접속되고 있다. 또한, 모니터용 MOS 트랜지스터(41)를 전압 제어용 P채널 MOS 트랜지스터(10)와 대비하여 설명하면, 양 MOS 트랜지스터(10, 41)의 채널 길이는 동일하다. 또한, 모니터용 MOS 트랜지스터(41)의 채널 폭은 전압 제어용 P채널 MOS 트랜지스터(10)의 채널 폭에 비해 작아지고 있다. 여기서, 「전압 제어용 P채널 MOS 트랜지스터(10)의 채널 폭」을 「모니터용 MOS 트랜지스터(41)의 채널 폭」으로 나눈 제산값을, 채널 폭 비 α로 하면, 채널 폭 비 α는 예를 들어 100이 되고 있다. 따라서, 양 MOS 트랜지스터(10, 41)가 도통 상태가 되어 있는 경우에는, 모니터용 MOS 트랜지스터(41)에 흐르는 전류의 전류값은, 전압 제어용 P채널 MOS 트랜지스터(10)에 흐르는 전류의 전류값을 1／α(예를 들어 1／100) 배가 된 작은 전류값이 된다. 이 때문에, 전압 제어용 P채널 MOS 트랜지스터(10)에 흐르는 전류가 증감한 경우에는, 모니터용 MOS 트랜지스터(41)에 흐르는 전류의 전류값도 증감하고, 또한 양 MOS 트랜지스터(10, 41)의 전류값은 비례 관계를 유지하면서 증감한다. 환언하면, 전압 제어용 P채널 MOS 트랜지스터(10)에 흐르는 전류를, 1／α(예를 들어 1／100) 배의 스케일로 하고, 모니터용 MOS 트랜지스터(41)에 의해서 모니터하도록 하고 있다. 인버터 회로(50)는 인버터 저항(51)과 인버터용 MOS 트랜지스터(52)를 직렬 접속하여 형성되고 있고, 인버터 저항(51)과 인버터용 MOS 트랜지스터(52)의 드레인의 접속점을 인버터 출력점(53)으로 하고 있다. 이 인버터 회로(50)는 전압 제어용 P채널 MOS 트랜지스터(10)에 대해서 병렬 접속되고 있다. 즉, 인버터 회로(50)의 일단(고전압단)은 전압 제어용 P채널 MOS 트랜지스터(10)의 소스에 접속되고 있고, 인버터 회로(50)의 타단(저전압단)은 전압 제어용 P채널 MOS 트랜지스터(10)의 드레인에 접속되고 있다. 인버터용 MOS 트랜지스터(52)의 게이트는 모니터 회로(40)의 모니터 전압 출력점(43)에 접속되고 있다. 트랜지스터 제어용 MOS 트랜지스터(60)는 그 소스가 전압 입력 단자(11)에 접속되고, 그 드레인이 전압 제어용 P채널 MOS 트랜지스터(10)의 게이트, 및, 모니터용 MOS 트랜지스터(41)의 게이트에 접속되고 있다. 그리고, 트랜지스터 제어용 MOS 트랜지스터(60)의 게이트는 인버터 회로(50)의 인버터 출력점(53)에 접속되고 있다. 트랜지스터 제어용 MOS 트랜지스터(60)는 그 제어 단자(게이트)에 입력되는 전압의 전압값이 증가하면, 도통 저항이 증가하고, 그 제어 단자(게이트)에 입력되는 전압의 전압값이 감소하면, 도통 저항이 감소된다는 특성을 가지고 있다. 상기 구성이 되고 있는 전압 제어 회로(1A)에 있어서, 트랜지스터 제어 회로(30)로부터 전압 제어용 P채널 MOS 트랜지스터(10)의 게이트 및 모니터용 MOS 트랜지스터(41)의 게이트에 제어 전압 Vc를 보내면, 양 MOS 트랜지스터(10, 41)는 도통 상태가 된다. 또한, 합선 고장이 발생하고 있지 않은 통상 상태에서는, 인버터용 MOS 트랜지스터(52) 및 트랜지스터 제어용 MOS 트랜지스터(60)는 차단 상태가 되고 있다. 전압 입력 단자(11)에 입력 전압 Vin가 입력되고 또한, 전압 출력 단자(12)에 피급전 회로가 접속되고 있는 상태에 있어서, 양 MOS 트랜지스터(10, 41)가 도통 상태가 되면, 전압 제어용 P 채널 MOS 트랜지스터(10) 및 모니터용 MOS 트랜지스터(41)에 전류가 흐른다. 이 때, 전압 제어용 P채널 MOS 트랜지스터(10)에 흐르는 전류를 i10, 모니터용 MOS 트랜지스터(41)(모니터 회로(40))에 흐르는 전류를 i40으로 하면, i10／α=i40의 관계가 성립되고 있다. 한편, 전압 출력 단자(12)에 접속되는 피급전 회로 등에서 합선 고장이 발생하면, 전술한 바와 같이, 전압 제어용 P채널 MOS 트랜지스터(10)에 흐르는 전류 i10이 급증하고, 이것에 비례하여 모니터용 MOS 트랜지스터(41)(모니터 회로(40))에 흐르는 전류 i40도 급증한다. 모니터 회로(40)에 흐르는 전류가 급증하면, 모니터 저항(42)에 인가되는 모니터 전압 Vm(전류 i40이 모니터 저항(42)을 흐름으로써 발생하는 전압)이 급증한다. 이 모니터 전압 Vm은 모니터 전압 출력점(43)을 통해 인버터용 MOS 트랜지스터(52)에 인가된다. 이 때문에, 모니터 전압 Vm이 인버터용 MOS 트랜지스터(52)의 임계값 전압 Vt를 넘으면, 인버터용 MOS 트랜지스터(52)는 도통한다. 이렇게 하여, 인버터용 MOS 트랜지스터(52)가 도통하면, 인버터 출력점(53) 의 전위는 고전위(전압 입력 단자(11)의 전위와 동등한 전위)로부터 저전위(전압 출력 단자(12)의 전위(접지 전위)와 동등한 전위)로 변화한다. 인버터 출력점(53)의 전위가 고전위로부터 저전위로 변화(반전)하면, 트랜지스터 제어용 MOS 트랜지스터(60)의 게이트에 입력되는 전위도, 고전위로부터 저전위로 변화하고, 트랜지스터 제어용 MOS 트랜지스터(60)의 도통 저항이 낮아진다. 트랜지스터 제어용 MOS 트랜지스터(60)의 도통 저항이 낮아지면, 이 MOS 트랜지스터(60)는 소스에 입력된 입력 전압 Vin를 도통 저항의 값에 따라 전압값을 조정하고, 전압값을 조정한 부가 제어 전압 Va를 드레인으로부터 출력한다. 이 부가 제어 전압 Va는 전압 제어용 P채널 MOS 트랜지스터(10)의 게이트에 입력된다. 결국, 합선 고장이 발생했을 때에는 전압 제어용 P채널 MOS 트랜지스터(10)의 게이트에는 트랜지스터 제어 회로(30)로부터 출력된 제어 전압 Vc가 인가될 뿐만 아니라, 트랜지스터 제어용 MOS 트랜지스터(60)로부터 출력된 부가 제어 전압 Va도 인가된다. 이렇게, 전압 제어용 P채널 MOS 트랜지스터(10)에 제어 전압 Vc 뿐만 아니라 부가 제어 전압 Va도 인가되기 때문에, 전압 제어용 P채널 MOS 트랜지스터(10)의 도통 저항이 급격하게 증가된다. 전압 제어용 P채널 MOS 트랜지스터(10)의 도통 저항이 급격하게 증가하기 때문에, 전압 제어용 P채널 MOS 트랜지스터(10)에 흐르는 전류 i10도 급격하게 억제되고 전류 i10의 전류값이 저하된다. 이 결과, 합선 고장이 발생해도 전압 제어용 P채널 MOS 트랜지스터(10)에 흐르는 전류의 전류값을 억제할 수 있고, 합선 전류에 의한 열적 손상의 발생을 방지하도록 하고 있다. 도 7은, 합선 보호 회로를 부가한 전압 제어 회로(1A)에서의, 전압 제어용 P채널 MOS 트랜지스터(10)에 흐르는 전류(전압 출력 단자(12)로부터 출력되는 출력 전류)와 전압 출력 단자(12)로부터 출력되는 출력 전압 Vout의 관계를 나타내는 특성도이다. 도 7에 나타내는 바와 같이, 출력 전류가 최대 전류 Im가 되어 있는 상태에 있어서, 출력 전압 Vout가 저하해오면 전압 저하에 수반하여 출력 전류도 저하된다. 그리고, 출력 전압 Vout가 영이 되었을 때, 즉, 전압 출력 단자(12)가 접지 전위와 합선했을 때에는 출력 전류는 유지 전류 Is가 된다. 도 7에 나타내는 전압-전류 특성은, 가타카나의 「フ」를 닮아 있기 때문에 「フ자 특성」이라고 불리고 있다. 상기 「フ자 특성」은 인버터용 MOS 트랜지스터(52)의 소스 전위(전압 출력 단자(12)의 전위)와 접지 전위가 상이하기 때문에, 인버터용 MOS 트랜지스터(52)의 임계값 전압이 백 게이트 효과에 의해 변동함으로써 생기는 것이다. 여기서, 인버터용 MOS 트랜지스터(52)의 임계값 전압을 Vt, 백 게이트 효과에 의한 임계값 전압의 변동분을 △Vt, 모니터 저항(42)의 저항을 R42로 하면, 최대 전류 Im 및 유지 전류 Is는 각각, 다음과 같이 나타난다. Im=(Vt+△Vt)／R42 Is=Vt／R42 [특허문헌 1] 일본 등록특허공보 평7－74976호