메모리 셀 어레이 및 이를 포함하는 반도체 메모리 장치 document_id A220623036679

일반적으로 DRAM(Dynamic Random Access Memory)은 복수의 메모리 셀을 갖는 메모리 셀 어레이들을 포함한다. 각각의 메모리 셀 어레이는 복수의 서브 메모리 셀 어레이들로 구성되며, 각각의 메모리 셀들은 랜덤하게 액세스되어 데이터를 저장할 수 있고 저장된 데이터를 출력할 수 있다. 일반적으로 반도체 메모리 장치의 메모리 셀 어레이는 센스 앰프(sense amplifier)와 비트라인의 연결 형태에 따라 오픈(open) 비트라인 구조의 메모리 셀 어레이와 폴디드(folded) 비트라인 구조의 메모리 셀 어레이로 구분된다. 폴디드 비트라인 구조의 메모리 셀 어레이는 하나의 서브 메모리 어레이 내에 복수의 비트라인쌍을 포함하며, 비트라인쌍들 각각은 하나의 센스 앰프에 전기적으로 연결되어 있다. 오픈 비트라인 구조의 메모리 셀 어레이는 센스 앰프의 왼쪽에 있는 제 1 서브 메모리 어레이와 센스 앰프의 오른쪽에 있는 제 2 서브 메모리 어레이를 포함한다. 제 1 및 제 2 서브 메모리 어레이 내에는 복수의 비트라인이 존재하며, 제 1 서브 메모리 어레이의 비트라인들 각각은 제 2 서브 메모리 어레이의 대응하는 비트라인들 각각과 함께 하나의 센스앰프에 연결된다. 최근에는 회로의 고집적화에 적합한 오픈 비트라인 구조의 메모리 셀 어레이를 구비한 반도체 메모리 장치가 널리 사용된다. 반도체 메모리 장치에 기입되어 있는 데이터를 독출하는 경우, 로우 디코더에 의해 특정 워드라인이 활성화된 이후 활성화된 워드라인에 연결된 모든 메모리 셀들의 데이터가 각각 해당 비트라인에 전달되고 비트라인 센스 앰프에 의해 증폭된다. 복수의 비트라인들 중 하나의 비트라인의 데이터가 칼럼 선택신호(CSL)에 의해 선택된다. 칼럼 선택신호(CSL)에 의해 선택된 데이터는 입출력 센스 앰프에 의해 증폭되고 출력된다. 메모리 셀 어레이 내에 있는 메모리 셀의 데이터가 독출될 때에는 워드라인이 활성화되기 전에 비트라인쌍이 일정한 전압 레벨로 프리차지된 후, 메모리 셀의 커패시터에 저장된 전하와 비트라인 사이에 전하 공유(charge sharing)가 일어난다. 비트라인을 프리차지하는 방법에는 하프(half) VDD 프리차지, 풀(full) VDD 프리차지 및 GND 프리차지(ground precharge)가 있다. 하프 VDD 프리차지 방식은 전원전압(VDD)의 1/2인 전압 레벨로 비트라인을 프리차지하는 방식이고, 풀 VDD 프리차지 방식은 전원전압(VDD)의 전압 레벨로 비트라인을 프리차지하는 방식이고, GND 프리차지 방식은 접지전압(GND)으로 비트라인을 프리차지하는 방식이다. 하프 VDD 프리차지 방식은 센싱하기 위한 비트라인쌍 사이의 전압(dV)이 크지 않아서 센스 앰프가 이 전압을 정확하게 감지하여 증폭하는 데 어려움이 있었다. 특히, 하프 VDD 프리차지 방식은 전원전압(VDD)이 낮아질수록 비트라인쌍 사이의 전압(dV) 마진(margin)이 적고 노이즈 면역성(noise immunity)이 취약하다는 단점이 있었다. 도 1은 독출 데이터가 "1"인 경우 하프 VDD 프리차지 방식을 갖는 DRAM 장치의 독출 동작을 나타내는 파형도이고, 도 2는 독출 데이터가 "0"인 경우 하프 VDD 프리차지 방식을 갖는 DRAM 장치의 독출 동작을 나타내는 파형도이다. 도 1에 도시된 바와 같이, 하프 VDD 프리차지 방식을 갖는 DRAM 장치에서 독출 데이터가 "1"인 경우 비트라인(BL)은 1/2VDD에서 dV만큼 증가하고, 상보 비트라인(BLB)은 1/2VDD를 유지한다. 센스 앰프에 의해 증폭동작이 종료되면, 비트라인(BL)은 전원전압(VDD)의 전압 레벨을 갖고, 상보 비트라인(BLB)은 접지 전압(GND)의 전압 레벨을 갖는다. 도 2에 도시된 바와 같이, 하프 VDD 프리차지 방식을 갖는 DRAM 장치에서 독출 데이터가 "0"인 경우 상보 비트라인(BLB)은 1/2VDD를 유지하고, 비트라인(BL)은 1/2VDD에서 dV만큼 감소한다. 센스 앰프에 의해 증폭동작이 종료되면, 상보 비트라인(BLB)은 전원전압(VDD)의 전압 레벨을 갖고, 비트라인(BL)은 접지 전압(GND)의 전압 레벨을 갖는다. 도 3은 독출 데이터가 "1"인 경우 GND 프리차지 방식을 갖는 DRAM 장치의 독출 동작을 나타내는 파형도이고, 도 4는 독출 데이터가 "0"인 경우 GND 프리차지 방식을 갖는 DRAM 장치의 독출 동작을 나타내는 파형도이다. 도 3에 도시된 바와 같이, GND 프리차지 방식을 갖는 DRAM 장치에서 독출 데이터가 "1"인 경우 비트라인(BL)은 접지 전압(GND)에서 dV만큼 증가하고, 상보 비트라인(BLB)은 접지 전압(GND)을 유지한다. 센스 앰프에 의해 증폭동작이 종료되면, 비트라인(BL)은 전원전압(VDD)의 전압 레벨을 갖고, 상보 비트라인(BLB)은 접지 전압(GND)의 전압 레벨을 갖는다. 도 4에 도시된 바와 같이, GND 프리차지 방식을 갖는 DRAM 장치에서 독출 데이터가 "0"인 경우 비트라인(BL)과 상보 비트라인(BLB)은 모두 접지 전압(GND)을 유지한다. 센스 앰프에 의해 증폭동작이 종료되면, 상보 비트라인(BLB)은 전원전압(VDD)의 전압 레벨을 갖고, 비트라인(BL)은 접지 전압(GND)의 전압 레벨을 갖는다. 독출 데이터가 "0"인 경우, 센스 앰프가 비트라인(BL)과 상보 비트라인(BLB)의 전압 레벨을 감지하기 위해서 비트라인(BL)의 접지 전압 세기와 상보 비트라인(BLB)의 접지 전압 세기의 차이를 이용한다. 그런데, GND 프리차지 방식을 갖는 DRAM 장치에서 독출 데이터가 "0"인 경우 단지 비트라인(BL)의 접지 전압 세기와 상보 비트라인(BLB)의 접지 전압 세기의 차이를 이용하여 비트라인(BL)과 상보 비트라인(BLB)의 전압을 감지하는 것은 감지 에러를 발생할 수 있으며, 결국 데이터의 독출 에러를 발생시킬 수 있다.