반도체 소자 제조방법 document_id A220623039837

본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자의 스토리지노드콘택플러그 형성방법에 관한 것이다. 반도체 소자의 전력 공급을 위해 주변영역(Peripheral area)에 금속배선콘택을 형성하여 전력을 공급하기 위한 금속배선과 하부 비트라인을 연결해주고 있다. 도 1a 및 도 1b는 종래 기술에 따른 반도체 소자 제조방법을 설명하기 위한 공정 단면도이다. 도 1a에 도시된 바와 같이, 셀영역과 주변영역을 갖는 반도체 기판(11) 상에 제1절연층(12)을 형성하고, 제1절연층(12) 상에 제1 및 제2비트라인패턴(BL1, BL2)을 형성한다. 여기서, 제1 및 제2비트라인패턴(BL1, BL2)은 금속전극(13)과 비트라인하드마스크(14)의 적층구조로 형성된다. 이어서, 제1 및 제2비트라인패턴(BL1, BL2) 상에 제2절연층(15)을 형성하고, 셀영역의 제2절연층(15)에 제1비트라인패턴(BL1) 사이를 관통하는 스토리지노드콘택플러그(16)를 형성한다. 이어서, 스토리지노드콘택플러그(16)를 포함하는 결과물의 전면에 식각방지막(17)을 형성하고, 식각방지막(17) 상에 제3절연층(18)을 형성한다. 이어서, 셀영역의 제3절연층(18)과 식각방지막(17)을 관통하고 스토리지노드콘택플러그(16)를 오픈시키는 오픈부(19)를 형성하고, 오픈부(19) 내부 전면을 따라 스토리지노드콘택플러그(16)과 연결되는 하부전극(20)을 형성한다. 이어서, 하부전극(20) 상에 유전막(21)과 상부전극(22)을 형성하여 캐패시터를 형성한다. 이어서, 캐패시터를 포함하는 결과물의 전면에 제4절연층(23)을 형성하고, 주변영역의 제4절연층(23) 상에 마스크패턴(24)을 형성한다. 도 1b에 도시된 바와 같이, 마스크패턴(24)으로 제4, 3 및 제2절연층(23, 18, 15), 식각방지막과 제2비트라인패턴(BL2)의 비트라인하드마스크(14)를 식각하여 금속배선콘택홀(25)을 형성한다. 후속공정으로 금속배선콘택홀(25)에 도전물질을 매립하여 금속배선콘택을 형성하고, 금속배선콘택과 연결되는 금속배선을 형성한다. 위와 같이, 종래 기술은 소자에 전력을 공급하기 위해 금속배선과 하부층을 연결해주는 금속배선콘택을 위한 금속배선콘택홀(25)을 형성하기 위해 한번의 식각공정을 진행한다. 즉, 제4, 3 및 제2절연층(23, 18, 15), 식각방지막과 제2비트라인패턴(BL2)의 비트라인하드마스크(14)를 포함하는 높이를 한번의 식각공정을 통해 식각한다. 그러나, 종래 기술은 제2비트라인패턴(BL2)의 사이즈(Size)가 작거나 오정렬(Misalign) 발생시 또는 금속배선콘택홀(25)의 높이로 인해 중간에 휨 또는 뒤틀림현상이 발생하여 패일(Fail)이 되어 금속배선콘택과 비트라인패턴이 연결되지 않는 문제점이 있다. 특히, 반도체 소자 특성상 셀영역에 캐패시터를 필요로 하기 때문에 금속배선콘택이 형성되는 주변영역의 깊이는 무척 깊어지고, 또한 식각 특성의 불균일도(Non-uniformity)를 고려하여 웨이퍼(Wafer) 상의 전 지역의 금속배선콘택홀(25)을 오픈시키기 위해서는 총 식각량의 일정 부분에 대해 과도식각(Over Etch)을 해주어야 하기 때문에, 실제 식각량은 현재 반도체 소자 제조 공정 중 최대이며, 식각시간 또한 가장 길다. 그리고, 반도체 소자의 슈링크(Shrink) 속도에 비해 금속배선콘택의 총 높이 감소는 늦은 편이며 따라서 소자의 집적화가 진행될수록 상기와 같은 문제점은 더욱 증가하게 된다.