적층 반도체 패키지 document_id A220623039840

본 발명은 적층 반도체 패키지에 관한 것이다. 보다 구체적으로, 본 발명은 하나의 패키지 내에 복수개의 반도체 칩을 적층시키고, 적층된 반도체 칩들의 범프들을 직접 접속시킴으로써, 메모리 용량을 배가시킴과 아울러 두께를 박형화시키고, 전기적 특성을 향상시킨 적층 반도체 패키지에 관한 것이다. 최근 반도체 장치의 고집적화, 메모리 용량의 증가, 다기능화 및 고밀도 실장의 요구등이 가속화되는 추세에 따라 반도체 패키지의 중요성이 증가되고 있다. 상술한 요구를 만족시키는 방법 중 하나는 여러개의 반도체 칩 또는 반도체 패키지를 적층하여 하나의 제품을 만드는 것이다. 이러한 적층형 반도체 소자는 패키징된 반도체 소자를 여러개 적층한 패키지 적층형 소자 및 패키징되지 않은 개별 반도체 칩을 여러개 적층하여 패키징한 칩 적층형 소자로 구분된다. 먼저, 패키지 적층형 소자는 보통 2개에서 많게는 8개의 패키지 소자를 수직방향으로 쌓아 형성하는 것으로, 일반적으로 TSOP(Thin Small Outline Package) 타입을 패키지 적층형 소자로 사용한다. 이는 적층된 패키지 소자들 간의 전기적 연결이 쉽고, 자동화공정에 유리하며, 각 패키지의 두께가 얇기 때문이다. 그러나, 종래의 TSOP 타입의 패키지를 2개이상 적층시켜 패키지 적층형 소자를 형성할 경우 각각의 TSOP 타입의 패키지 소자를 제조하는 공정 및 각각의 TSOP 타입의 패키지 소자들을 수직으로 적층시키는 공정이 반드시 수반되기 때문에 패키지 적층형 소자를 제조하는데 소요되는 시간이 길고, 제조 공정도 복잡하다. 이로 인해, 제품의 수율이 저하되고, 제조 원가는 상승되는 문제점이 있다. 또한, 일정 두께로 규격화된 낱개의 TSOP 타입의 패키지 소자를 2개 내지 8개 정도 적층시켜 패키지 적층형 소자를 형성할 경우 패키지 적층형 소자의 두께가 두꺼워져 최근 박형화를 추구하는 전자기기를 얇게 만드는데 제약요소로 작용하는 문제점이 있다. 또한, 낱개의 TSOP 타입의 패키지 소자를 2개 내지 8개 정도 적층시킬 경우 가장 하부에 위치한 반도체 패키지 소자에서부터 가장 상부에 적층된 반도체 패키지 소자 쪽으로 갈수록 전기적 연결 길이가 길어져 패키지 적층형 소자의 전기적 특성이 저하되는 문제점이 발생된다. 한편, 칩 적층형 소자는 외부 접속 단자를 구비하고, 회로패턴 및 접속패드들이 인쇄된 베이스 기판 상에 제 1반도체 칩을 부착하고, 도전성 와이어를 이용하여 제 1반도체 칩에 배열된 본딩패드 및 베이스 기판에 인쇄된 접속패드들을 상호 연결시킨다. 이후, 제 1반도체 칩의 상부면에 제 2반도체 칩을 적층시키고, 도전성 와이어를 이용하여 제 2반도체 칩에 배열된 본딩패드들 및 베이스 기판에 형성된 접속패드들을 연결시킨다. 그러면, 접속패드들 및 각각의 도전성 와이어에 의해 제 1 및 제 2반도체 칩은 전기적으로 연결된다. 상술한 방법에 의해 제 2반도체 칩의 상부에 적어도 1개이상의 반도체 칩을 더 적층시킬 수 있다. 이와 같이 베이스 기판의 상부면에 적어도 2개 이상의 반도체 칩이 적층되면 적층된 반도체 칩 및 도전성 와이어를 포함한 베이스 기판의 상부면을 몰딩 수지로 감싸 칩 적층형 반도체 소자를 형성한다. 상술한 칩 적층형 소자는 패키지 적층형 소자에 비해 두께가 얇고, 전기적 연결 길이가 짧아 전기적 특성이 우수하다는 장점이 있지만, 각 반도체 칩의 본딩패드 및 베이스 기판의 접속 패드들이 도전성 와이어로 전부 연결되기 때문에 반도체 칩이 적층되는 위치 및 본딩패드들의 위치에 따라서 전기신호 전달의 시간 차가 발생되어 고속 응답속도의 대응이 어려운 문제점이 있다. 또한, 각각의 반도체 칩을 적층시킬 때마다 베이스 기판 및 반도체 칩, 그리고, 반도체 칩들을 상호 부착시키는 다이 어태치 공정이 진행되어야 하고, 도전성 와이어를 이용하여 각각의 반도체 칩 및 베이스 기판을 전기적으로 연결시키는 와이어 본딩 공정이 진행되어야 하기 때문에 칩 적층형 소자를 제조하는데 소요되는 시간이 길고, 제조 공정도 복잡하다. 이로 인해, 제품의 수율이 저하되고, 제조 원가는 상승되는 문제점이 있다. 상술한 칩 적층형 소자의 문제점을 개선하기 위해서 최근에는 베이스 기판 및 반도체 칩 사이, 또는 적층되는 반도체 칩들 사이에 ACI(Anisotropic Conductive Ink)를 도포한다. 그리고, 반도체 칩들 각각에 압력을 가하여 반도체 칩의 본딩 패드 및 베이스 기판의 접속 패드, 그리고, 적층되는 반도체 칩들 간의 본딩패드들을 ACI에 포함되어 있는 도전성 파티클 입자로 상호 연결시킨다. 그러나, ACI를 이용하여 베이스 기판 및 반도체 칩, 그리고, 적층되는 반도체 칩들을 상호 연결하는 방법은 최근에 개발되어 도전성 와이어를 이용하여 베이스 기판과 적층된 각각의 반도체 칩을 연결시키는 방법에 비해 신뢰성이 저하된다. 그리고, 베이스 기판 및 반도체 칩 사이, 그리고, 적층된 반도체 칩들 사이를 ACI가 채우고 있기 때문에 몰딩 수지, 예를 들어 흡습이 일어나지 않는 에폭시 몰딩 컴파운드에 비해 신뢰성이 저하된다. 이름 좀더 상세히 설명하면, 에폭시 몰딩 컴파운드는 대기중의 수분을 흡수하지 않는 반면 ACI는 수분을 흡수하고, 흡수된 수분은 칩 적층형 소자가 동작할 때 발생된 열에 의해 기화되면서 반도체 칩에 크랙을 유발시킨다.