축소된 게이트 공핍을 갖는 도핑된 게이트 전극을 구비한전계 효과 트랜지스터와 이 트랜지스터의 형성방법 document_id A220623041496

집적회로의 제조는 특정한 회로 레이아웃(layout)에 따라 소정의 칩 영역에 막대한 수의 회로 소자들을 형성할 것을 요구한다. 일반적으로, 많은 수의 공정 기술들이 현재 구현되고 있다. 이중에서 마이크로프로세서, 저장 칩 등의 논리 회로소자들에 대해서는, CMOS 기술이 현재 가장 유망한 수단인바, 이는 동작 속도 및/또는 전력 소모의 관점에서 CMOS 기술이 우수한 특성을 갖기 때문이다. 상기 CMOS 기술에서, 수 백만개의 상보성 트랜지스터들(complementary transistors), 즉 N-채널 트랜지스터 및 P-채널 트랜지스터가 적당한 기판상에 형성되며, 여기서 트랜지스터 성능의 향상에 대한 지속적인 요구에 의해 소위 SOI 디바이스들이 진일보된(highly advanced) CMOS 디바이스에 대한 바람직한 회로 구조가 되었다. SOI 디바이스들은 일반적으로 실리콘(옥사이드 상의 실리콘)인 비교적 얇은 반도체 층 내에 및 위에(in and on) 제조되며, 이들은 절연체 층상에 형성된다. 회로 소자를 완전히 에워싸는 상응하는 고립 구조들에 의해, 다른 회로 소자들로부터 완전히 전기적으로 절연될 수 있으며, 이에 따라 벌크(bulk) 반도체 기판상에 제조되는 종래의 CMOS 디바이스들에 의해 용이하게 달성될 수 없는 복수의 장점들이 제공된다. 사용되는 회로 구조와 무관하게, 전형적인 MOS 트랜지스터는 채널 영역에 의해 서로 분리된 PN 접합(PN junction) 영역들을 포함하며, 여기서 상기 채널 영역은 채널 영역 위에 형성된 게이트 전극에 의해 제어되고 얇은 절연 층에 의해 상기 게이트 전극으로부터 분리된다. 두 개의 PN 접합 영역들(이들은 또한 드레인 영역 및 소스 영역으로도 불림) 사이의 거리에 대응하는 채널 영역의 치수(dimension)가 트랜지스터의 채널 길이로 표시되고 MOS 트랜지스터의 주요한 디자인 특성을 나타낸다. 트랜지스터의 채널 길이를 줄임으로써, 필요한 트랜지스터 성능을 얻도록 트랜지스터의 크기뿐만 아니라 트랜지스터의 기능상의 행동이 특유하게 디자인될 수 있다. 현재, 대략 0.1㎛ 및 이보다 상당히 작은 게이트 길이는, 진보된 CMOS 디바이스에서 2000MHz 이상의 대응 클록 주파수에 직면하게 된다. 트랜지스터 소자들의 지속적인 크기 감소는 성능 및/또는 전력 소모에 있어 상당한 장점들을 가져왔지만, 회로 소자들의 치수 축소에 의해 제공된 상기 장점들 중 일부를 부당하게 상쇄되지 않도록 하기 위해서는 수많은 문제가 해결되어야만 한다. 특히, 실질적으로 채널 길이를 결정하는 트랜지스터 소자의 게이트 전극과 같은 임계 치수를 갖는 회로 소자들의 제조는 이러한 미소(tiny) 회로 소자들을 신뢰성 있고 재생산 가능하도록 형성하기 위해서 막대한 노력을 필요로 한다. 예를 들면, 레이아웃 이미지를 레티클(reticle)로부터 기판상에 형성된 레지스트 층으로 전사하는데 사용되는 UV선의 파장길이보다 상당히 작은 게이트 길이를 구비한 게이트 전극들을 형성하는 공정은 매우 복잡하다. PN 접합들이 적어도 부분적으로 이온 주입 공정 및 후속 어닐링 사이클에 의해 생성되는 도펀트 프로파일(profile)에 의해 정의된다는 사실로부터 또 다른 어려움이 발생한다. 일반적으로, 축소된 피처(feature) 크기는 축소된 단면적으로 인한 전도율의 감소를 보상하기 위해 높은 도펀트 농도를 필요로 하므로, 복잡한 주입 사이클이 요구된다. 여기서 필요한 트랜지스터 성능을 달성하기 위해서는, 수직 및 측면 도펀트 프로파일이 정밀하게 제어되어야 한다. 주입된 도펀트들은 제조 공정 동안에 디바이스의 온도 상승에 따라 확산하기 때문에, 시간에 따른 도펀트의 확산도를 나타내는 열 예산(thermal budget)에 따라 매우 엄격한 요구사항이 충족되어야만 한다. 예를 들면, 고급 트랜지스터 소자들은 드레인 및 소스 영역들에서 매우 높은 도핑 레벨을 필요로 하며, 상기 매우 높은 도핑 레벨들은 종래의 공정 기술들에서 주입 사이클 동안에 주입 마스크로서 행동하는 게이트 전극에도 또한 적용되며, 여기서 특히 붕소로 도핑된 P-채널 트랜지스터들에 대해서, 게이트 절연층으로의 심각한 보론 확산이 발생하여 디바이스에 대한 심각한 신뢰성 제약을 야기한다. 채널 전도성의 필요한 제어가능성을 유지하기 위해 축소된 트랜지스터 게이트 길이가 또한 극히 얕은 PN 접합을 필요로 한다는 사실로부터 다른 문제들이 야기된다. 따라서, SOI 디바이스들에 대해서, 실리콘층의 두께가 대응하여 축소되어야 하고, 결과적으로 고도로 도핑된 반도체 영역을 드레인과 소스 영역에 형성된 금속 실리사이드(metal silicide region)로 접속하는 표면적의 축소로 인해 드레인과 소스 영역으로의 접촉 저항이 증가된다. 도 1a 내지 도 1d에서, 극단적인 디바이스 스케일링(scaling)에 연루되는 일부 문제들을 논의하도록 고급(advanced : 이하에서는 ''고급'' 또는 ''진보된'' 이라 함) SOI MOS 트랜지스터를 형성하는 전형적인 종래 공정 흐름이 기술될 것이다. 도 1a에서, 트랜지스터(100)는 위에 형성된 절연 층(102)과 결정성 실리콘 층(104)을 구비하는 기판(101)을 포함하며, 여기서 상기 절연 층(102)은 종종 매립 옥사이드(buried oxide)로도 불린다. 실리콘 층(104)의 두께는 전체적인 디바이스 치수에 따라 선택되고 특히 게이트 전극(105)의 길이에 적합하게 되며, 여기서 상기 게이트 전극(105)은 실리콘 층(104) 위에 형성되며 게이트 절연층(106)에 의해 실리콘 층(104)으로부터 분리된다. 전형적으로 게이트 전극(105)은 폴리실리콘으로 구성되고 게이트 절연 층(106)은 실리콘 다이옥사이드(silicon dioxide), 실리콘 옥시나이트라이드(silicon oxynitride) 등으로 구성된다. 절연 구조(103)가 실질적으로 트랜지스터(100)의 치수를 정의하고 상기 트랜지스터(100)를 인접한 회로 소자들로부터 전기적으로 절연시킨다. 측벽 스페이서들(107)은 게이트 전극(105)의 측벽들 상에 형성되고, 특정 측면 도펀트 프로파일을 구비한 드레인 및 소스 영역들(108)은 실리콘 층(104) 내에 형성된다. 도 1a에 도시된 바와 같은 트랜지스터(100)를 형성하는 전형적인 공정 흐름은 하기의 공정들을 포함한다. 절연 층(102)과 실리콘층(104)을 포함하는 기판(101)은 실리콘 층(104)의 필요한 두께를 구비하는 부합하는 기판 제조자로부터 획득되거나, 상기 기판(101)을 적절히 연마(polishing)함으로써 두께가 조절될 수 있다. 다른 경우에, 층들(102 및 104)을 포함하는 기판(101)은 잘 알려진 웨이퍼 결합(wafer-bond) 기술에 의해 제조될 수 있다. 그 다음, 해당 기술분야에서 잘 정립된 포토리소그래피, 식각, 증착 및 연마 기술들을 사용하여 절연 구조(103)가 형성된다. 그 다음, 게이트 절연 층(106)을 위해 필요한 특성들을 구비한 얇은 유전체 층이, 예를 들면 고급 산화(advanced oxidation) 공정 및/또는 증착 공정에 의해 형성된다. 그 다음, 폴리실리콘 층이 얇은 유전체 층 상에 형성되며, 이러한 적층(layer stack)이 고급 포토리소그래피 및 후속 이방성 식각 공정에 의해 패터닝되어 필요한 게이트 길이, 즉 도 1a의 수평 연장선을 구비한 게이트 절연 층(106)과 게이트 전극(105)을 획득한다. 그 다음, 제 1 이온 주입 공정이 수행되어 드레인 및 소스 영역들(108)에 대한 도펀트 프로파일의 확장(extention)을 형성하며, 여기서 폴리실리콘 게이트 전극(105)이 주입 마스크로서 행동한다. 그 다음, 측벽 스페이서들(107)이 형성되며, 공정 양식에 따라 2개 이상의 스페이서들이 순차적으로 형성된다. 그리고, 또 다른 이온 주입 사이클들이 수행되어 최종적으로 필요한 도펀트 농도를 드레인 및 소스 영역(108)에 주입한다. 다시, 동일한 도펀트 량이 또한 게이트 전극(105)에 제공된다. 그 다음, 어닐링 사이클이 수행되어 도펀트들을 활성화하고 이전의 이온 주입 공정에 의해 손상된 드레인 및 소스 영역(108)의 부분들을 적어도 부분적으로 재결정화(re-crystallize)한다. P-채널 트랜지스터의 제조에서, 드레인 및 소스 영역들(108)을 형성하기 위한 도펀트로서 붕소가 종종 사용되며, 여기서 붕소는 높은 확산도를 나타낸다. 그 다음, 주입 및 후속 어닐링 사이클 동안에 게이트 절연 층(106)으로 붕소가 침투하여 게이트 절연층(106)의 신뢰도를 떨어트린다. 즉, 전기적 항복(breakdown)에 대한 장기적인 저항성이 상당히 하락할 것이다. 매우 높은 붕소량에 대해서, 드레인과 소스 영역들(108) 사이에 형성된 채널 영역의 도펀트 농도일지라도 부정적인 영향을 받는다. 도 1b는 디바이스 스케일링에 관한 또 다른 문제를 야기하는 종래의 일 수단에 따른 트래지스터(100)를 개략적으로 도시한다. 도 1b에서, 금속 실리사이드 영역(109)은 게이트 전극(105)에 형성되고 상응하는 금속 실리사이드 영역들(110)은 드레인 및 소스 영역들(108)에 형성된다. 상기 금속 실리사이드 영역들(109 및 110)은 예컨대 코발트 실리사이드(cobalt silicide)로 구성되는바, 이는 고급 MOS 트랜지스터들에서 매우 높은 농도로 도핑되더라도 실리콘보다는 상당히 낮은 저항성을 나타낸다. 게이트 전극의 저항성을 효과적으로 줄이기 위해 금속 실리사이드 영역(109)이 게이트 전극(105)에서 가능한한 많은 공간을 차지하는 것이 바람직하다. 금속 실리사이드 영역들(109 및 110)은 공통(common) 실리사이드화 공정에서 형성되며, 예를 들면 내열성 금속(refractory metal) 층의 증착, 코발트 모노실리사이드를 형성하기 위한 제 1 어닐링 사이클, 반응하지 않은 코발트의 선택적인 제거, 및 코발트 모노실리사이드를 낮은 저항의 코발트 디실리사이드(cobalt disilicide)로 변환하기 위한 제 2 어닐링 사이클을 포함한다. 금속 실리사이드 영역(109)의 큰 두께에 대한 요구로 인해 드레인 및 소스 영역들(108)의 수직 연장선을 완전히 소진하며, 반면에 금속 실리사이드 영역(110)의 수평 바닥 인터페이스가 전하 캐리어 전송에 대해 더 이상 이용가능하지 않기 때문에, 드레인 및 소스 영역들(108)을 통하여 흐르는 전류는 측면 인터페이스만을 통해 실리사이드 영역(110)으로 들어가므로 드레인 및 소스 영역들(108)로의 접촉 저항을 증가시킨다. 결과적으로, 도 1c를 참조하여 설명되는 바와 같이 대안적인 방법이 종종 채택될 것이다. 도 1c는 금속 실리사이드 영역의 형성 전에 트랜지스터(100)를 개략적으로 도시한다. 도 1c에서, 실리콘 영역들(111)은 선택적 에피택셜 성장(selective epitaxial growth)에 의해 드레인 및 소스 영역들(108) 위 및 게이트 전극(105) 위에 형성된다. 전형적으로, 실리콘 영역들(111)은 드레인 및 소스 영역들(108)의 확장부을 위한 제 1 주입 후에 성장된다. 공정 요구에 따라, 실리콘 영역들(111)은 드레인 및 소스 영역들(108)을 형성하기 위한 제 1 주입 사이클 전 또는 후에 성장된다. 도 1d는 드레인 및 소스 영역들(108) 및 확대된 게이트 전극(105)에 실리사이드 영역들(109 및 110)의 형성 후에 트랜지스터(100)를 개략적으로 도시한다. 도시된 바와 같이, 이제 금속 실리사이드 영역(110)은 드레인 및 소스 영역들(108)에 도달하지만 실리콘을 완전히 소진하지 않도록 하여 채널 영역으로의 전하 캐리어 전송을 위한 인터페이스를 증가시키도록, 실리사이드화 공정이 제어된다. 비록, 이러한 종래의 트랜지스터 아키텍처가 도 1b를 참조하여 논의된 일부 문제를 회피할 수 있지만, 그럼에도 불구하고, 디바이스를 축소하고자 하는 지속적인 요구는, 리소그래피 공정과 후속 이방성 식각공정이 게이트 길이를 실질적으로 결정하므로 통상적인 포토리소그래피 공정에 야기되는, 물리적인 게이트 길이에 대한 한계를 가져오게 되며, 따라서 트랜지스터의 축소 가능성을 제한하게 된다. 게다가, 도 1a를 참조하여 지적한 바와 같이, 게이트 전극(105)에서의 도펀트 농도는 소스 및 드레인 영역들(108)에 제공되는 도펀트 농도에 직접 관련이 있으며, 여기서 상기 도펀트 농도는 이러한 영역들에서 최소 접촉 저항 및 면 저항(contact and sheet resistance)을 생성하도록 맞추어진다. 그러나, 특히 P-채널 트랜지스터의 확산성이 매우 강한 붕소에 대해서는, 게이트 절연 층(106) 및 하부 채널 영역의 도펀트 침투를 최소화하기 위해서 게이트 도펀트 농도가 완전히 제어되어야만 하는데, 이는 드레인/소스 도펀트 프로파일들을 생성하는데 사용되는 주입 파라미터들의 선택과는 상충된다. 전술한 바와같은 문제점들을 감안하면, 트랜지스터 성능, 특히 P-채널 트랜지스터의 성능을 실질적으로 손상시키지 않으면서도, 게이트 길이를 더욱 축소시킬 수 있는 개선된 기술이 여전히 요구되고 있다.