서로 다른 높이를 갖는 융기 드레인 및 소스 영역들을구비한 트랜지스터를 형성하는 고급기술 document_id A220623042058

집적회로의 제조는 엄청난 수의 회로 소자들을 특정 회로 레이아웃(layout)에 따라 소정의 칩 영역에 형성하는 것을 필요로 한다. 일반적으로, 다수의 공정 기술들이 현재 수행되며, 여기서 마이크로프로세서, 저장 칩 등과 같은 논리회로(logic circuit)에 대해서 CMOS 기술이 동작속도 및/또는 전력 소모의 면에서 탁월한 특성으로 인해 현재 가장 유망한 방법이다. 상기 CMOS 기술을 사용하여 복잡한 집적회로를 제조하는 동안에, 수백만 상보성 트랜지스터(complementary transistor), 즉 n-채널 트랜지스터 및 p-채널 트랜지스터가 적당한 기판상에 형성된다. 전형적으로, n-채널 트랜지스터 또는 p-채널 트랜지스터가 고려되는 것과 무관하게, MOS 트랜지스터는 소위 pn 접합을 포함하며, 상기 pn 접합은 하이(high) 도핑된 드레인 및 소스 영역들과 상기 드레인과 소스 영역 사이에 위치한 역으로(inversely) 도핑된 채널 영역과의 경계면에 형성된다. 채널 영역의 전도율(conductivity)은 상기 채널 영역 위에 형성되고 얇은 절연 층(thin insulating layer)에 의해 상기 채널 영역으로부터 분리된 게이트 전극에 의해 제어된다. 상기 채널 영역의 전도율은 도펀트 농도와, 다수 전하 캐리어의 이동도와, 그리고 채널 길이라고도 불리는 상기 소스와 드레인 영역 사이의 거리(트랜지스터 폭 방향에서 채널 영역의 소정의 확장에 대한)에 따른다. 따라서, 상기 게이트 전극에 특정 제어 전압을 적용하여 상기 절연 층 아래에 전도성 채널 영역을 급속하게 생성하는 능력과 함께, 상기 채널 영역의 전도율은 상기 MOS 트랜지스터의 특성을 실질적으로 결정한다. 이러한 이유로, 상기 채널 길이는 주요한 설계 기준을 나타내고 채널 길이의 크기 감소는 집적회로의 동작 속도를 증가시킨다. 그러나, 트랜지스터 크기의 감소는 상기 크기 감소에 관련된 다수의 문제들을 수반하는바, 상기 문제들은 MOS 트랜지스터들의 채널길이를 꾸준히 감소시킴으로써 획득되는 장점들을 지나치게 상쇄함이 없이 처리되어야 한다. 이 점에 있어서, 일 문제는 극히 얕은 pn 접합이 필요하다는 점이다. 전도성 채널의 필요한 제어가능성(controllability)을 유지하기 위해, 채널 길이가 감소함에 따라, 게이트 절연 층과 상기 채널 영역에 의해 형성된 경계면(interface)에 관한 소스와 드레인 영역들의 깊이가 줄어들어야만 한다. 상기 소스 및 드레인 영역들의 깊이는 실질적으로 상기 소스 및 드레인 영역들의 면저항(sheet resistance)을 결정하며, 상기 소스 및 드레인 영역에서 도펀트 농도를 증가시키는 것에 의해, 상기 면저항은 대응하게 임의적으로 감소하지 않는바, 이는 매우 높은 도펀트 농도는 누설 전류를 증가시키기 때문이다. 게다가 상기 영역들에 매우 높은 농도로 주입된 도펀트들은 종래의 급속 열적 어닐링 사이클에 의해 상기 소스 및 드레인 영역들 내의 전반적인 도펀트 프로파일(profile)에 부정적인 영향을 미치지 않으면서 완전히 활성화되지 않을 것이다 즉, pn 접합에 의해 정의된 필요한 채널 길이에 대해서 증가된 도펀트 농도는 상응하는 어닐링 사이클의 높은 온도 및/또는 연장된 지속시간을 필요로 하나, 이에 따라 상기 도펀트들의 불가피한 열적 확산에 의해 상기 PN 접합을 형성하는 도펀트 프로파일에 영향을 미치고, 이는 최종적으로 획득되는 채널 길이의 수용할 수 없는 변형을 야기한다. 상기 드레인 및 소스 영역들의 면저항을 더욱 줄이기 위해, 하이 도핑된 실리콘에 비해 탁월한 전도율을 갖는 금속 실리사이드(metal silicide)를 형성함으로써 상기 드레인 및 소스 영역들의 전도율이 종종 증가된다. 그러나, 상기 금속 실리사이드의 침투 깊이(penetration depth)가 상기 pn 접합의 깊이에 의해 제한되기 때문에, 따라서 상기 영역들에서의 전도율의 개선은 상응하는 pn 접합의 깊이에 결부된다. 게다가, 수많은 CMOS 기술에서, 상응하는 금속 실리사이드가 상기 게이트 전극 위에 동시에 형성되고, 그러므로 여기서 얕은 접합 깊이는 게이트 전극에서 매우 얕은 금속 실리사이드를 생성하며, 이에 따라 우수한 게이트 전극 전도율을 획득하는 것이 단지 제한적으로 개선된다. 일 방법에서, 융기 드레인 및 소스 영역들의 크기 증가로 인한 pn 접합의 실제 깊이에 의해 제한됨이 없이 전도성이 큰 금속 실리사이드 영역들을 형성할 수 있는 가능성을 제공하면서, 상기 게이트 절연 층/채널 영역 경계면 위로 소스 및 드레인 영역들을 융기시키고 그리고 상기 드레인-소스 도펀트 농도를 수용가능한 레벨로 유지함으로써 매우 얕은 소스 및 드레인 영역들이 형성될 수 있다. 도 1a-1d를 참조하여, 융기 드레인 및 소스 영역들을 형성하는 전형적인 종래 공정 흐름을 지금부터 상세하게 설명한다. 도 1a는 초기 제조 단계에서 전계 효과 트랜지스터(100)의 단면도를 개략적으로 도시한다. 상기 트랜지스터(100)는 기판(101), 예컨대 매립 절연 층(buried insulating layer)을 포함하는 SOI(silicon on insulator) 기판이나 벌크 실리콘을 포함한다. 상기 기판(101) 위에, 실질적인 결정성 층(102)이 형성되며, 상기 결정성 층(102)은 그 내부에 pn 접합과 채널 영역을 형성하기에 적당한 두께를 갖는다. 예를 들어, 상기 트랜지스터(100)는 대략 20-100nm의 범위의 두께의 실리콘 층(102)을 갖는 SOI 트랜지스터를 나타낸다. 폴리실리콘을 포함하는 게이트 전극(103)이 상기 실리콘 층(102) 위에 형성되고 그리고 게이트 절연층(104)에 의해 상기 실리콘 층(102)으로부터 분리된다. 상기 게이트 절연층(104)은 고도한 디바이스에서 질소 함유 실리콘 다이옥사이드 층(nitrogen containing silicon dioxide layer)에 의해 대략 0.6-4nm 두께로 형성된다. 반사방지 코팅(anti-reflective coating)의 잔여물(residue)(105)이 상기 게이트 전극(103)의 상부 표면(103a)을 덮고, 반면에 상기 게이트 전극(103)의 측면들(103b) 및 상기 실리콘 층(102)의 나머지 표면은 옥사이드 라이너(oxide liner)(106)에 의해 덮인다. 상기 도 1a에 도시된 트랜지스터(100)는 다음의 공정 흐름에 따라 형성된다. 상기 기판(101)은 실리콘 벌크 기판 형태 또는 SOI 기판 형태 각각의 기판 제조자에 의해 획득될 수 있으며, 여기서 상기 SOI 기판은 잘 알려진 웨이퍼 본딩 기술(wafer bonding technique)에 따라 형성되는 결정성 실리콘층을 포함한다. 적당한 두께를 갖는 실리콘 층(102)은 SOI 기판의 소정의 실리콘층을 필요한 두께로 가늘게 하는 화학적 기계적 연마(chemical mechanical polishing)와 같은 상응하는 공정 기술 및/또는 상기 SOI 기판 또는 벌크 기판의 노출된 표면상에 실리콘의 에피택셜 성장(epitaxial growth)에 의해 형성된다. 반도체 물질의 상기 에피택셜 성장 기술은 증착 기술로서, 여기서 상기 증착 물질이 하부 물질의 격자 구조 및 격자 간격과 충분히 유사한 격자를 형성할 수 있는 한, 상기 증착 물질 층은 상기 하부 물질의 결정성 구조와 일치하는 결정성 구조를 형성한다. 상기 실리콘 층(102)의 형성 후에, 상기 게이트 절연 층(104)을 형성하기에 적합한 두께 및 조성을 갖는 절연 층이 형성된다. 이러한 목적으로, 기술분야에서 잘 알려진 고도의 산화 및/또는 증착 기술들이 이용될 것이다. 그 후에, 적당한 두께의 폴리실리콘 층이 저압 화학 기상 증착(low-pressure chemical vapor deposition)에 의해 증착된다. 그 다음, 예를 들어 실리콘 옥시나이트라이드(silicon oxysitride)로 구성된 반사방지 코팅 및 레지스트 층(resist layer)이 증착되고 고도의 포토리소그래피(photolithography)에 의해 패터닝되어 상기 증착된 폴리실리콘 층으로부터 게이트 전극(103)을 패터닝하는 후속 이방성 식각 공정(anisotropic etch process)을 위한 식각 마스크를 형성한다. 그 다음, 상기 게이트 절연 층(104)은 패터닝되고 후속으로 상기 옥사이드 라이너(106)는 적당하게 디자인된 산화 공정에 의해 형성된다. 도 1b는 그 위에 실리콘 나이트라이드와 같은 물질로 구성된 측벽 스페이서 요소들(107)이 형성된 트랜지스터(100)를 개략적으로 도시하며, 상기 실리콘 나이트라이드와 같은 물질은, 선택적 에피택셜 성장 공정(selective epitaxial growth process) 후에 상기 스페이서들(107)이 용이하게 제거되도록, 상기 하부 옥사이드 라이너(106)에 대해 적당히 높은 식각 선택도를 나타낸다. 상기 측벽 스페이서들(107)은 예를 들어 플라즈마 인핸스트 화학 기상 증착(plasma-enhanced chemical vapor deposition)에 의해 특정한 두께의 실리콘 나이트라이드 층의 증착과, 그리고 상기 옥사이드 라이너(106) 위 및 내(on and in)에서 신뢰성 있게 중지하여 상기 스페이서들(107)을 남기는 후속 이방성 식각 공정을 포함하는 잘 알려진 기술들에 의해 형성된다. 상기 스페이서(107)의 폭(107a)은 상기 실리콘 나이트라이드 층의 두께를 적절히 조정함으로써 용이하게 제어가능하다. 따라서, 상기 게이트 전극(103)에 인접한 에피택셜 성장 영역의 측면 확장은 상기 스페이서 폭(107a)에 의해 실질적으로 결정된다. 도 1c는 상기 실리콘 층(102) 위에 선택적으로 성장된 실리콘 영역들(108)을 구비한 상기 디바이스(100)를 개략적으로 도시하며, 여기서 상기 게이트 전극(103)으로부터 상기 영역들(108)까지의 측면 거리는 상기 스페이서 폭(107a)에 상기 라이너 옥사이드(106)의 최소 두께를 더한 값에 실질적으로 대응한다. 도 1c에 도시된 바와 같이 상기 트랜지스터(100)는 다음의 공정에 의해 획득된다. 도 1b에 도시된 상기 디바이스로부터 시작하면, 상기 라이너 옥사이드(106)는 선택적으로 식각되어 상기 스페이서들(107)과, 상기 게이트 전극(103)과, 그리고 임의의 절연 구조들(도시되지 않음)에 의해 덮이지 않은 부분에서 상기 실리콘 층(102)을 노출한다. 상기 라이너 옥사이드(106)의 제거 전 및/또는 후에, 잘 알려진 세척 절차(cleaning procedure)가 수행되어 옥사이드 잔존물 및 상기 실리콘 층(102)의 표면 영역에 축적된 다른 오염물질(contaminant)을 제거한다. 그 후에, 실리콘이 상기 실리콘 층(102)의 노출된 부분들 위에 선택적으로 성장되며, 이에 따라 디자인 요구와 일치하는 특정한 두께로 상기 실리콘 영역들(108)을 형성한다. 그 후에, 상기 스페이서(107)는 실리콘 다이옥사이드와 실리콘에 대해서 우수한 식각 선택도를 나타내는 예를 들어 핫 인산(hot phosphoric acid)을 사용하는 선택 식각 공정에 의해 제거된다. 이러한 식각 공정 동안에, 상기 게이트 전극(103)의 상부의 잔존물(105)이 제거된다. 그 후에, 추가의 선택적으로 성장된 실리콘 영역(108)을 갖지 않은 트랜지스터 디바이스의 경우와 같이, 종래 공정 시퀀스가 수행된다. 즉, 적당한 수의 측벽 스페이서들이 형성되고, 그 후에 적당하게 디자인된 주입 시퀀스가 수행되어, 실리콘 층(102)에 필요한 도펀트 프로파일을 확립한다. 도 1d는 예를 들어 세 개의 서로 다른 측벽 스페이서들을 사용하는 전술한 트랜지스터 형성 공정 후에 상기 트랜지스터(100)를 개략적으로 도시한다. 도 1d에서, 예를 들어 실리콘 다이옥사이드로 구성된 제 1 측벽 스페이서(109)가 상기 옥사이드 라이너(106)에 인접하여 위치하고 그리고 후속 주입 시퀀스 동안에 상기 게이트 전극(103)의 부근에서 도펀트 농도를 프로파일하는 적당한 두께를 갖는다. 제 2 스페이서(110)는 상기 제 1 스페이서(109) 다음에 위치하고 그리고 추가의 라이너(106a)에 의해 상기 제 1 스페이서(109)로부터 분리된다. 그 다음 옥사이드 라이너(111)와 제 3 스페이서(112)가 위치한다. 필요한 도펀트 확장 영역들(113)과 드레인 및 소스 영역들(114)을 획득하여, 이에 따라 특정 채널 길이(116)를 갖는 상기 확장 영역들(113) 사이의 채널 영역(115)을 정의하도록 상기 스페이서들(109 및 112)의 폭이 선택된다. 상기 스페이서(109)의 형성 동안에, 만약 실리콘 다이옥사이드로 형성되었다면, 상기 라이너(106)는 전형적으로 상기 반도체 층(102)의 표면 부분에서 식각되어 제거된다. 따라서, 일반적으로 상기 추가의 라이너(106a)는 스페이서(110)의 형성 전에 증착된다. 만약 상기 제 1 스페이서(109)가 실리콘 나이트라이드로 구성된다면, 상기 라이너(106)는 상기 스페이서(109)를 형성하는 이방성 식각 동안에 보존되지만, 상기 식각에 의해 유발되는 손상(etch induced damage)으로 인해 불균일한 두께를 가질 수 있다. 따라서, 이러한 경우에 상기 라이너(106)는 제거되고 추가의 라이너(106a)가 또한 증착된다. 일반적으로, 상기 스페이서들(109, 110 및 112)의 형성은 상기 스페이서(107)를 참조하여 기술된 것과 같은 잘 알려진 스페이서 기술들에 의해 달성되며, 여기서 상기 상응하는 스페이서 폭은 예를 들어 실리콘 나이트라이드로 구성된 각각의 스페이서 층들의 대응하는 증착 두께에 의해 제어되며, 여기서 상기 제 1 스페이서(109) 및 상기 옥사이드 라이너(111)는 상기 스페이서들을 이방성으로 패터닝하는데 있어 필요한 식각 선택도를 제공한다. 결과적으로, 전술한 공정 흐름은 상기 확장 영역들(113)의 형태에서 필요한 얕은 pn 접합들의 형성을 가능하게 하면서도, 추가의 선택적으로 성장된 실리콘 영역들(108)을 제공함으로써 상기 드레인 및 소스 영역들(114)에 대한 낮은 접촉 저항(contact resistance)을 제공하며, 상기 실리콘 영역들(108)은 고도의 전도성 금속 실리사이드를 받는데 사용되며, 여기서, 상기 실리사이드화 공정(silicidation process)은 상기 확장 영역들(113)에 악영향을 미치지 않을뿐 아니라 상기 실리사이드화 공정은 상기 확장 영역들(113)과 드레인 및 소스 영역들(114)의 깊이에 의해 제한되지도 않는다. 비록 전술한 상기 공정 흐름이 융기 드레인 및 소스 영역들을 형성하는 것을 상당히 개선하지만, 상기 디바이스 성능을 향상시키기 위한 공정 유연성에 관해서 개선의 여지가 있다. 예를 들어, 이온 주입에 의한 상기 드레인 및 소스 영역들(114)의 형성 동안에, 전형적으로 상기 게이트 전극(103)도 또한 고농도로(heavily) 도핑되며, 이에 따라 상기 게이트 전극의 전도율이 증가한다. 하지만, 종종 붕소가 도펀트로 사용되는 p-채널 트랜지스터는 어닐링 공정 동안에 높은 확산성(diffusivity)을 나타낸다. 이러한 이유로, 상기 소스 및 드레인 영역들(114)을 도핑하는 최대 주입 에너지는 상기 드레인 및 소스 영역들(114)에서 필요한 침투 깊이를 획득하는 데 있어 필요한 만큼 높게 선택되지 않으며, 대신에 붕소 이온을 확산시키고 그리고/또는 침투시키는 것과 관련하여 상기 게이트 절연 층(104)의 무결성(integrity) 및 가능하게는 채널 영역(115)의 무결성을, 상기 주입 파라미터 선택시 고려해야 하며, 이에 따라 가능하게는 드레인 및 소스 특성들이 절충돼야한다. 이러한 문제들의 관점에서, 국부적으로 융기된 반도체 영역들의 형성을 가능하게 하는 기술이 필요하며, 여기서 예를 들면 에피택셜 성장 영역들의 높이 및/또는 도펀트 농도에 관한 유연성이 개선된다.