3개의 전기적으로 분리된 전극을 구비한 트랜지스터 및 그형성 방법 document_id A220623042146

트랜지스터 외형 구조가 서브-마이크론(sub-micron) 크기까지 현격하게 축소됨에 따라, 트랜지스터 구조는 더 작은 크기로 생성되는 장치 물리학에 대한 영향에 기인하여 변경될 수 밖에 없었다. 특히, 트랜지스터의 채널은 극도로 좁아지게 되었다. 채널의 적은 길이로 인해, 게이트 전극이 제어 메커니즘이 되기보다는 트랜지스터의 드레인 전극이 채널내의 전류 전도를 부(negatively) 제어하기 시작한다. 이러한 문제는 잘 증명되어 있으며 통상 쇼트 채널 효과로 명칭된다. 이러한 쇼트 채널 효과의 문제를 감소시키기 위해, 게이트 전극이 채널의 대향면상에 위치하는 트랜지스터 구조가 제안되었다. 이러한 접근법은 쇼트 채널 효과 문제를 상당히 감소시키는 반면, 대향으로 위치하는 게이트를 정확하게 정렬하는 것은 대량 생산에서 구현하기 매우 곤란하므로 이러한 구조를 대량 생산하기 위한 능력에 문제가 발생할 수 있다. 이에 대한 대안으로서, 게이트 전극에 의해 둘러싸인 수직 실리콘 채널을 갖는 트랜지스터 구조가 쇼트 채널 효과를 감소시키기 위해 제안되었다. 이러한 트랜지스터는 FINFET 및 이중-게이트 트랜지스터를 포함하는 몇몇 상이한 이름으로 명칭된다. FINFET 트랜지스터에 대한 몇몇 구현례는 단일 게이트 전극을 갖는 반면, 다른 구현례는 트랜지스터의 임계 전압의 제어를 포함하는 개선된 성능을 위해 2개의 전기적으로 분리된 게이트 전극을 이용한다. 채널 주위에 있는 2개의 게이트 전극을 전기적으로 분리하기 위해, CMP(chemical mechanical polish) 또는 연마 단계가 이용된다. 이러한 트랜지스터의 좁은 핀(fin) 구조로 인해, 연마 단계는 평탄하지 않은 연마 또는 트랜지스터 장치의 디싱(dishing)을 유발하는 경향이 있다. 축소된 트랜지스터 구조는 또한 SOC(system on chip) 애플리케이션을 위해 비휘발성(예컨대 ROM 및 플래쉬(Flash)) 및 휘발성(DRAM 및 SRAM) 메모리 어레이 모두를 집적할 수 있는 능력을 제공한다. 전형적으로 상이한 프로세스로 구현된 상이한 트랜지스터 구조는 비휘발성 및 휘발성 메모리 어레이 모두를 구현하도록 요구된다. 예컨대, 플래쉬 메모리 트랜지스터는 채널과 제어 게이트간에 있는 부유(floating) 게이트 구조로 구현된다. 대조적으로, DRAM 메모리 트랜지스터는 딥(deep) 트렌치 커패시터를 제어하는 평면 트랜지스터로 구현된다. 평면 트랜지스터는 소스와 드레인을 분리하고 오버라잉 게이트에 의해 제어되는 단일 평면 채널을 이용한다. 따라서, 휘발성 및 비휘발성 메모리 어레이를 단일의 집적 회로상에 구현하기 위한 요구는 상이한 프로세스 및 구조가 구현되어야 하기 때문에 상당한 비용을 부가시킨다. 부가적으로, 요구되는 상이한 트랜지스터 구조로 인해, 동일한 집적 회로상의 트랜지스터의 동작 특성은 상당히 다르다.