얕은 트렌치 분리 공정 및 구조 document_id A220623042711

집적회로(IC)들은 반도체 기판상에 형성된 다수의 트랜지스터를 포함한다. 트랜지스터들을 형성하는 다양한 방법들이 기술분야에 공지되어 있다. 일반적으로, 트랜지스터들은 절연(insulating) 또는 분리(isolation) 구조들에 의해 서로 분리된다. 실리콘 기판상에 트랜지스터들을 형성하는 일 방법은 잘 알려진 실리콘의 로컬 옥시데이션(Local Oxidation of Silicon : LOCOS) 공정을 포함한다. 종래의 LOCOS 공정은 전형적으로 하기의 간략화된 단계들을 포함한다. 첫째, 실리콘 나이트라이드 층이 상기 실리콘 기판상에 열적으로 성장된다. 일반적으로, 종래의 LOCOS 공정은 층간박리(delamination) 및 다른 공정 문제들을 피하기 위해 열적으로 성장된 고품질의 실리콘 나이트라이드 층을 필요로 한다. 그 다음, 리소그래피(lithography) 및 식각 공정을 사용하여, 상기 나이트라이드 층이 선택적으로 제거되어 트랜지스터의 소스/드레인 영역들이 위치될 곳에 패턴을 생성한다. 상기 소스/드레인 영역들을 패터닝한 후에, 필드 옥사이드(field oxide)가 성장된다. 나이트라이드 층이 여전히 잔존하는 곳에서 옥사이드 성장이 금지되기 때문에, 필드 옥사이드는 상기 소스/드레인 패터닝 단계 동안에 노출된 실리콘 기판상에서만 성장한다. 마지막으로, 옥사이드 성장이 완료된 후에, 상기 노출된 실리콘 기판상의 옥시다이즈(oxidized)된 소스/드레인 영역들만을 남긴 채, 상기 나이트라이드 층의 잔존 부분들이 제거된다. 절연 구조들을 형성하고 소스 및 드레인 영역들을 정의하는 다른 공정은 얕은 트렌치 분리(STI) 공정이다. 종래의 STI 공정은 전형적으로 하기의 간략화된 단계들을 포함한다. 첫째, 실리콘 나이트라이드 층이 실리콘 기판 상에 열적으로 성장 또는 증착된다. 그 다음, 리소그래피 및 식각 공정을 사용하여, 실리콘 나이트라이드 층이 선택적으로 제거되어 트랜지스터의 소스/드레인 영역들이 위치될 곳에 패턴을 생성한다. 상기 소스/드레인 영역들을 패터닝한 후에, 상기 기판은 식각되어 트렌치들을 형성한다. 상기 트렌치들이 형성된 후에, 라이너가 상기 트렌치의 노출된 표면들 상에 열적으로 성장된다. 상기 라이너 옥사이드는 전형적으로 염화수소산(hydrochloric aicd)(HCL) 대기(ambient)에서 매우 고온에서 형성된다. 실리콘 다이옥사이드(SiO2)와 같은 절연 물질이 나이트라이드 층 및 상기 트렌치 내의 라이너 옥사이드 위에 전면적으로 증착된다. 상기 절연 물질은 연마(polish)되어 평탄한 표면(planar surface)을 생성한다. 상기 트렌치 내에 옥사이드 구조들을 남기도록 상기 나이트라이드 층이 후속으로 제거된다. 얕은 트렌지 분리(STI) 구조들은 스트레인드 실리콘(SMOS) 공정에서 유용하다. SMOS 공정들은 실리콘의 캐리어 이동도(mobility)를 증가시키고 이에 따라 저항 및 전력 소모를 줄이고, 그리고 구동 전류, 주파수 응답, 및 동작 속도를 증가시킴으로써 트랜지스터(MOSFET) 성능을 증가시키는데 유용하다. 스트레인드 실리콘은 전형적으로 실리콘-게르마늄 기판 또는 층 상에 실리콘층을 성장시킴으로써 형성된다. 실리콘-게르마늄 기판과 관련된 실리콘-게르마늄 격자는 일반적으로 순수한 실리콘 격자보다 더 넓게 이격되어 있다(게르마늄의 퍼센티지가 더 높을수록 간격이 더 넓어짐). 실리콘 격자가 더 큰 실리콘-게르마늄 격자와 정렬되어 있기 때문에, 인장 응력(tensile strain)이 실리콘층에서 생성된다. 실리콘 원자들은 본질적으로 서로 멀어지도록 당겨진다. 이완된 또는 넌-스트레인드 실리콘(relaxed or non-strained silicon)은 6개의 동일한 가전자대(valence band)를 포함하는 전도대(conductive band)를 갖는다. 실리콘으로의 인장 응력의 인가는 상기 가전자대 중 4개의 에너지를 증가시키고 2개의 에너지는 감소시킨다. 양자 효과의 결과로서, 전자들은 실제적으로 상기 낮은 에너지 대들을 통과할 때 30% 덜 힘을 받는다. 따라서, 상기 낮은 에너지 대들은 전자 흐름에 더 적은 저항을 제공한다. 게다가, 전자들은 실리콘 원자의 핵으로부터 보다 작은 진동 에너지를 겪게 되고, 이는 상기 전자들이 이완된 실리콘에서보다 작은 500 내지 1000회의 속도로 산란(scatter)하도록 한다. 결과적으로, 이완된 실리콘에 비해 스트레인드 실리콘에서 캐리어 이동도가 극적으로 증가하여, 전자들에 대해서는 80% 이상의 이동도 증가 및 정공(hole)에 대해서는 20% 이상의 이동도 증가를 제공된다. 이동도의 증가는 1.5MV/cm (megavolt/centimeter)까지의 전계에 대해서 지속되는 것이 밝혀졌다. 이들 인자들은 추가적인 디바이스 크기의 감소 없이 35%의 디바이스 속도 증가를 가능하게 하거나, 또는 성능의 감소 없이 전력 소모를 25% 줄이도록 할 수 있다고 믿어진다. 종래의 SMOS 공정에서, 스트레인드 실리콘층이 실리콘-게르마늄층 위에 제공되고 식각되어 상기 STI 구조를 위한 트렌치들을 형성한다. 상기 트렌치들은 스트레인드 실리콘층을 통하여 연장하고 그리고 적어도 부분적으로 실리콘-게르마늄층으로 연장된다. 종래의 STI 라이너 옥사이드 공정은 트렌치 라이너를 성장시키는데 이용된다. 상기 종래의 STI 라이너 옥사이드 공정은 매우 높은 온도 및 HCI 대기 환경들을 이용할 수 있다. 이러한 공정 동안에, 게르마늄 가스방출(outgassing)이 증대되고, 이는 박막(thin film) 제조에 악영향을 줄 수 있으며, IC 구조들, 층들 및 설비를 오염(contaminate)시킬 수 있고, 그리고 라이너의 인터페이스에서 게르마늄의 축적 또는 "파일업(pile-up)"을 야기할 수 있어서, 상기 STI 구조에 대한 신뢰성 문제를 야기할 수 있다. 종래의 SMOS 공정에서, 상기 실리콘-게르마늄층이 스트레인드 실리콘층보다 더욱 쉽사리 식각되기 때문에, 상기 STI 구조는 상기 STI 구조의 에지(edge)에서 실리콘 돌출(overhang)을 겪을 수 있다. 또한, 스트레인드 실리콘층이 트렌치 라이너 및 충전 공정들 동안에 실리콘-게르마늄층보다 더욱 쉽게 소모된다. 추가로, 종래의 SMOS STI 트렌치들은 STI 측벽 누설을 겪을 수 있다. 따라서, 스트레인드 물질들 또는 층들을 손상함이 없이 형성될 수 있는 STI 구조가 필요하다. 또한, 스트레인드 물질들과 관련된 문제들에 취약하지 않은, 우수한 적합성(compatibility)을 갖는 고품질의 옥사이드들을 형성하는 공정이 필요하다. 또한, 실리콘 돌출에 취약하지 않은 개선된 SMOS 트렌치 형성 공정이 필요하다. 또한, 게르마늄 가스방출에 덜 취약한 라이너 형성 공정이 필요하다. 또한 스트레인드 실리콘 소모, STI 측벽 누설, 및 실리콘 돌출 중 적어도 하나에 덜 취약한 STI 공정이 필요하다.