분리 채널 안티퓨즈 어레이 구조 document_id A220623044155

지난 30년 간 안티 퓨즈 기술은 많은 발명가들, IC 설계자들과 제작자들의 지대한 관심을 끌어왔다. 안티 퓨즈는 도전 상태로 변경할 수 있는 구조인데, 다른 말로 하면 전기가 통하지 않는 상태에서 통하는 상태로 변경하는 전자 장치를 말한다. 마찬가지로, 이진 상태는 프로그래밍 전압이나 전류와 같은 전기 입력에 응답하여 고저항이나 저저항 중 하나가 될 수 있다. 전자 산업계에서 안티 퓨즈를 발전시키고 적용하려는 수많은 시도들이 있어왔지만 현재까지 대부분의 성공적인 안티 퓨즈 응용은 Actel이나 Quicklogic에 의해 생산되는 FGPA 소자와, Micron에 의해 DRAM 소자에서 사용되는 리던던시(redundancy) 혹은 옵션 프로그래밍에서나 볼 수 있다. 안티 퓨즈의 발전 상의 개요는 등록된 미국 특허들에 의해 확증되고 있다. 안티 퓨즈 기술 발전은 미국 특허 3,423,646에서 시작되는데, 상기 특허는 도체들 간에 얇은 유전체(알루미늄 산화막)를 가지는 교차하는 수평과 수직 도체의 어레이로서 제작된 얇은 필름 형성 다이오드 PROM을 개시한다. 이러한 NVM 메모리는 교차점의 몇 군데서 상기 절연체의 천공(perforation)을 통해 프로그램되었다. 형성(가능) 다이오드는 소자가 터널링 다이오드로서 동작할 때 알루미늄 산화막 중간층의 형성을 이루기 위해 상기 교차점에 충분한 크기와 시간 동안 전압이 인가될 때까지 오픈 회로로 동작한다. 미국 특허 3,634,929는 상호 금속 반도체 안티 퓨즈 어레이를 개시하는데, 안티 퓨즈 구조는 반도체 다이오드에 연결되고 또 그 위에 위치한 두 개의 (Al) 도체를 사용하는 얇은 유전체 커패시터(AlO2, SiO2 or Si3N4)로 구성된다. MOS 커패시터와 MOS 스위칭 요소를 사용하는 프로그래머블 유전체 ROM 메모리 구조가 미국 특허 4,322,822(McPherson)에 개시되어 있다. 이 셀은 "buried contact"를 사용하는 MOS 트랜지스터에 연결된 표준 기판상 게이트 산화막 커패시터로서 형성된다. MOS 스위치보다는 안티 퓨즈 커패시터로서 더 작아야 할 필요가 있는 산화막 항복 전압을 낮추기 위해, 커패시터 영역의 "V-shaped grove"가 제안되었다. 커패시터가 폴리 게이트 및 접지된 p형 기판 사이에 형성되었기 때문에, 파괴 전압(rupture voltage)이 액세스 트랜지스터를 통해 커패시터에 인가되었어야만 했다. 액세스 트랜지스터의 게이트/드레인과 게이트/소스dpt지는 제2 필드 산화막에 위치되었고, 이들은 채널 영역의 게이트 산화막보다 더 두꺼웠는데, 이는 게이트/소스-드레인 항복 전압을 지대하게 향상시켰다. 미국 특허 4,507,757 (McElroy)은 애벌런치 접합 항복(avalanche junction breakdown)을 통해 게이트 산화막 항복 전압을 낮추기 위한 장법을 제안했다. 비록 원래의 McElroy 아이디어는 나중에 향상된 전자 터널링에 의해 유전체 항복 전압을 낮춘 애벌런치 항복을 국지적으로 유도하기 위해 게이트 다이오드를 사용하는 와중에 진화되었지만, 그는 실제로는 다른, 그리고 아마도 안티 퓨즈 기술보다 좀더 중요한 요소를 소개하고 구현하였다: (a) 듀얼 게이트 산화막 안티 퓨즈: 안티 퓨즈 유전체보다 더 두꺼운 액세스 트랜지스터 게이트 산화막. McElroy의 듀얼 게이트 산화막 프로세스 단계는: 초기 게이트 산화, 더 얇은 게이트 산화막을 위한 에칭 및 후속하는 게이트 산화. 이 과정은 현재 "I/O" 및 "1T" 소자를 위한 표준 CMOS 기술에서 사용되고 있다. (b) 액세스 트랜지스터가 안티 퓨즈 확산(드레인) 노드에 연결되고 모든 안티 퓨즈 게이트가 같이 연결된 경우에 있어서 "공통 게이트" (평면 DRAM 같은) 안티 퓨즈 연결. 이는 McPherson 배열과 반대이고 결과는 좀더 빽빽한 셀을 낳게 되는데 그 이유는 "buried contact"가 제거되기 때문이다. (c) 공통 안티 퓨즈 게이트와 외부 그라운드 간의 저항을 제한하는 것. (d) 2 단자 안티 퓨즈 MOS 소자(반(半) 트랜지스터) McElroy는 결론 내리기를 안티 퓨즈 커패시터에서는 오직 두 단자만이 필요하였는데 그것이 D와 G이다. 소스(S)는 안티 퓨즈 프로그래밍 혹은 동작을 위해서는 반드시 필요한 것은 아니며 능동 영역으로부터 완전히 고립하여 분리될 수 있다. 벌크 연결(bulk connection)은 애벌렌치 항복을 제외하고는 아무런 역할을 하지 않는다. 그래서 만일 국지 기판 포텐셜이 D,B 및 S에 의해 형성되는 기생 n-p-n 소자의 이미터를 순 바이어스기 위해 증가하면 소스 역할은 애벌런치 항복으로부터 캐리어를 컬렉팅하는 것으로 제한된다. 1985년에 이르러서야 미국 특허 4,543,594(Mohsen)가 리던던시 리패어(reduandancy repair)에 적절한 안티 퓨즈 설계를 제안하게 되었다. 이 응용에서 PROM보다 도 낮은 밀도를 요구하는 바와 같이, 고전압을 액세스 트랜지스터를 통해 실제적으로 통과시키는 것 없이 산화막을 항복시키는데 필요한 외부 고전압을 공급하는 것이 더 용이하였다. Mohsen의 안티 퓨즈 구조는 도핑된 영역 위로 얇은 산화막(50-150A SiO2) 폴리실리콘 커패시터로 구성되어 있다. Mohsen은 폴리실리콘 전극이 사용되는 경우에 있어서 기판으로부터의 실리콘 혹은 전극으로부터의 실리콘이 도전체를 제공하기 위해 유전층에 있는 핀 홀로 녹아들어간다고 믿었고, 그의 테스트 데이터는 산화막 층이 약 100A 두께이고 면적인 10에서 500 um2 인 경우에, 12에서 16 볼트 사이에서 용해가 있어남을 보이고 있다. 이러한 용해를 일으키는데 필요한 전류는 커패시터 영역의 0.1 uA/um2 보다 작고, 결과적으로 끊어지는 링크는 약 0.5에서 2kΩ의 저항을 갖는다. 링크는 한번 끊어지면, 오픈 퓨즈로 회복되기전 약 1초동안 상온에서 100 mA까지의 전류를 핸들링할 수 있다. EM(electron migration) 마멸(wear-out)을 고려하면, 링크의 예측 마멸 수명은 일단 끊어지면, 3E8 (3X 108) 시간보다 훨씬 크다. 전류 스트레스(stress)하에서 안티 퓨즈 자가 치유(self-healing)의 가능성은 지속적인 퓨즈 스트레스가 필요한 PROM, PLDs 및 FPGA 같은 영역에서 이 기술을 적용하는데 주요한 장애로 보여진다. 안티 퓨즈 치유 문제는 Actel의 Mohsen 과 다른 이들에 의한 미국 특허 4,823,181에서 나중에 해결되었다. Actel은 실리콘 산화막 대신 ONO 구조를 사용함으로써 신뢰성 있는 프로그래머블 저(低) 임피던스 안티 퓨즈 요소를 구현하는 방법을 보여준다. Actel의 방식은 유전체 항복 후에 옴믹 컨택트(ohmic contact)를 필요로 한다. 이는 아주 강하게 도핑된 확산에 의해서 혹은 두 금속 전극 (혹은 실리콘 층) 사이에 ONO 유전체를 위치시킴에 의해 실현될 수 있다. 비소 도핑 바닥 확산 전극의 필요는 후에 미국 특허 4,899,205에서 재확인되었는데, 이 특허는 높은 도핑을 위해 탑-폴리(top-poly) 혹은 바닥 확산(bottom diffusion) 중 하나를 허용한다. 미국 특허 5,019,878은 만일 드레인이 규화(silicided)되면, 드레인에서 소스로 10에서 15 볼트 사이의 프로그래밍 전압을 가하는 것이 채널 영역을 가로지르는 용융 필라멘트(melt filament)를 신뢰성있게 형성한다는 것을 가르쳐 주었다. 게이트 전압은 특정 트랜지스터를 제어하기 위해 인가될 수 있다. IBM은 미국 특허 5,672,994에서 채널 안티 퓨즈를 제안함으로써 동일한 효과를 발견하였다. 그들은 0.5um 기술을 가지고, NMOS 트랜지스터를 위한 BVDSS가 6.5V 정도 뿐 만 아니라 일단 S-D 펀치 쓰루가 일어나면 그것이 소스와 드레인 사이에 수 kΩ 누설을 초래하는 영구 손상을 발생시킨다는 것이다. Micorn의 5,241,496과 5,110,754 특허는 (트렌치와 스택) 안티 퓨즈에 기반하는 DRAM 셀을 개시한다. 1996년에, Micron은 미국 특허 5,742,555에서 안티 퓨즈로 웰-투-게이트(well-to-gate) 커패시터를 소개하였다. 미국 특허 6,087,707은 폴리실리콘 에칭과 관련하여 언더컷(undercut) 결함을 없애기 위한 방법으로 안티 퓨즈에 결합된 N-Well을 제안한다. 미국 특허 출원 번호 2002/0027,822 은 안티 퓨즈 구조를 제안하는데, N-well을 드레인 전극으로 사용하는 비대칭("불균형") 고전압 액세스 트랜지스터를 생성하기 위해 n+ 영역이 제거되었다. 미국 특허 6,515,344 는 두 개의 반대되는 타입 확산 영역 간에 최소 사이즈를 사용하여 구현된 P+/N+ 안티 퓨즈 구성의 범위를 제안했다. 미국 특허는 표준 Deep N-Well 공정을 사용하는 고립 P-well에 만들어진 NMOS 안티 퓨즈를 제안한다. 다른 Deep N-Well 기반의 안티 퓨즈의 변형은 미국 특허 6,611,040에 개시되어 있다. 미국 특허 출원 번호 2002/0074,616dms 다른 Deep N-Well 안티 퓨즈를 개시한다. 이 안티 퓨즈는 Fowler Nordheim 전류가 아닌 직접 터널링 전류를 특징으로 하는 커패시터로 구성된다. 이 애플리케이션들은 안티 퓨즈 성과는 일반적으로 얇은 게이트 산화막 커패시터(약 20A 정도의 두께인데, 0.13um 공정에서의 트랜지스터에서는 전형적이다)를 위해 향상되었다는 것을 확인시켜주었다. 미국 특허 6,580,145는 nmos (혹은 pmos) 액세스 트랜지스터를 위해 사용되는 두꺼운 게이트 산화막과 커패시터를 위해 사용되는 얇은 게이트 산화막을 가진, 듀얼 게이트 산화막을 사용하는 전통적인 안티 퓨즈 구조의 새로운 버전을 개시했다. N-Well (혹은 P-Well)은 안티 퓨즈 커패시터의 바닥판으로 사용된다. 트랜지스터의 S-G 및 D-G 유전체 영역을 개별적으로 항복함으로써 게이트를 통한 소스 드레인 쇼트(short)를 생성하는 아이디어는 미국 특허 6,597,234에 개시되었다. 미국 특허 출원번호 2004/0004.269는 커패시터의 게이트에 연결되고 얇은 게이트 산화막과 추가 주입(다이오드)을 통해 채널 아래 중(重) 도핑에 의해 변질(degenerated)된 게이트를 갖는 MOS 트랜지스터로부터 형성된 안티-퓨즈를 개시한다. 항복 전압은 커패시터의 바닥판(bottom plate)에 인가된다. 미국 특허 6,667,902(Peng)에서 펭(Peng)은 커패시터에 연결되고 워드 라인에 평행하게 뻗어가는 "열(列) 프로그램 라인"을 소개함으로써 고전적인 평면 유사 DRAM 안티-퓨즈 어레이를 향상시키는 것을 시도한다. 만일 디코드된다면, 열(列) 프로그램 라인은 액세스 트랜지스터가 높은 프로그래밍 전압에 노출되는 것을 최소화할 수 있는데, 이러한 것은 다르게는 이미 프로그램된 셀을 통해 발생할 수도 있다. 펭과 퐁(Fong)은 미국 특허 6,671,040에서 주장컨데 게이트 산화막 항복의 정도를 조절하고 멀티레벨 혹은 아날로그 저장 애플리케이션을 허용하는 다양한 전압 조절 프로그래밍 전류를 더함으로써 어레이를 더욱 향상시킨다. 좀더 최근 미국 특허출원 2003/0202376 (Peng)은 단일 트랜지스터 구조를 사용하는 메모리 어레이를 보여준다. 제안된 메모리 셀에서, 펭은 통상의 NMOS 트랜지스터로부터 LDD 확산을 제거한다. 교차점 어레이 구조는 수직 폴리 게이트 띠를 교차하는 수평 능동 영역(S/D) 띠로 형성된다. 드레인 접촉은 이웃하는 셀들간에 공유되고 수평 워드라인에 연결된다. 소스 영역 역시 공유되고 플로우팅 상태로 남게 된다. 펭은 만일 LDD 확산이 생략되면 게이트 산화막 항복 지점이 드레인 영역으로부터 충분히 멀리 떨어질 것이고, D-G(드레이-게이트) 쇼트가 생기기보다는 국부 N+ 영역이 생길 것이라 가정하였다. 마일 그러한 영역이 생성된다면, 프로그램된 셀들인 게이트를 순방향 바이어스 시키고 게이트에서 드레인으로의 전류를 센싱함으로써 디텍트될 수 있다. G-D 혹은 S-D(소스-드레인) 쇼트 확률을 줄이기 위해, 펭은 게이트 사이드월(sidewall) 산화막 프로세스의 변경을 통해 G-D 및 S-D 엣지에서의 게이트 산화막 두께를 증가시킬 것을 제안한다. 펭의 어레이는 소스와 드레인 영역 모두가 메모리 셀에 존재하고, 열 워드라인이 트랜지스터 드레인 영역에 연결되고, 행 비트라인이 트랜지스터 게이트로부터 형성될 것을 요구한다. 이러한 특이한 연결은 펭의 프로그래밍 및 판독 방법에 매우 특정화되어야만 하고, 디코드된 고전압(1.8V 프로세스에서 8V)이 프로그램되어야하는 곳을 제외하고는 모든 드레인 라인에 인가될 것을 요구한다. 디코드된 고전압(8V)은 프로그램되어야 할 행의 게이트에 인가되고, 반면에 다른 게이트들은 3.3V에서 유지된다. 비록 펭이 교차점 메모리 구조 성과를 이루었지만, 그의 어레이는 CMOS 프로세스 변경(LDD 제거, 엣지에서 두꺼운 게이트 산화막)을 필요로 하고 다음과 같은 단점들을 가진다. (a) 모든 열(列) 디코더, 행(行) 디코더 및 센스 증폭기가 반드시 넓은 범위의 전압 - 8V/3.3V 혹은 8V/1.8V/0V - 에서 스위치하여야 한다. (b) 프로그램 동작 중에는, 3.3V 행 드라이버가 프로그램된 셀을 통해 8V 열 드라이버 혹은 0V 드라이버에 실제적으로 연결(쇼트)된다. 이는 어레이 크기에 많은 제한을 주고, 드라이버 사이즈에 영향을 주고 신뢰성과 프로그래밍 효율성에 영향을 준다. (c) 모든 프로그램 동작은 (프로그램된 열을 제외하고) 모든 어레이 능동 영역이 8V에서 바이어스된다. 이로 인해 큰 N++ 접합 누설 전류가 있게 되고, 다시금 어레인 크기를 제한하게 된다. (d) 게이트 산화막 항복 지점이 드레인 영역에서 상당히 멀리 떨어져 있는 것으로 가정하였기 때문에 펀치 쓰루가 8V 바이어스에서 일어나지 않는다. 동시에, 트랜지스터는 바이어스, 체널 영역 연결 상 정확히 1.8V 에서 정확히 동작해야 한다. 이는 상당한 정도의 프로세스 변경 없이 얻을 수 없다. (e) 펭은 게이트 산화막은 만일 LDD가 존재하지 않는다면 소스 혹은 드레인 엣지에서 항복되지 않으리라 가정한다. 그러나 선행기술에서 밝혀졌듯이 S/D 엣지는 결함과 예리한 엣지 부근에서의 전기장 집중으로 인해 산화막이 항복되기 가장 쉬운 곳이다. 펭은 미국 특허 출원 2003/0206467에서 몇몇 고전압 스위칭 문제를 해결하려고 시도한다. 워드 라인과 비트 라인 상에서 높은 블록킹 전압은 이제 "플로우팅(floating)" 워드 라인과 비트 라인으로 대체되고, 채널에서 소스와 드레인 영역까지의 거리에 대한 제한이 변경되었다. 비록 플로우팅 워드 라인과 비트라인이 고전압 스위칭 문제를 경감한다 하더라도, 이들이 위에서 언급한 기본적인 문제 어느 것도 해결하는 것은 아니다. 추가적으로 이들은 스위칭된 그리고 플로우팅(floating) 라인 간에 심각한 커플링 문제를 가진다. 오늘날, 안티-퓨즈 개발은 3차원 박막 필름 구조와 특별한 인터-메탈(inter-metal) 물질들에 집중하고 있다. 이러한 모든 안티-퓨즈 기술은, 표준 CMOS 프로세스에서는 사용할 수 없는 추가적인 처리 단계, 소자 수명을 단축시키고 지속적으로 증가하는 칩 개발 비용 상의 문제를 극복하도록 프로그래머빌리티(programmability)가 도움을 줄 수 있는데 있어서 전형적인 VLSI와 ASIC 설계에서 안티-퓨즈 애플리케이션을 금지할 것을 요구한다. 그러므로 산업계에서는 표준 CMOS 프로세스를 사용하는 신뢰성있는 안티-퓨즈 구조에 대한 명백한 요구가 있다. 모든 안티 퓨즈 셀과 어레이 선행 기술은 특별한 프로세싱 단계를 요구하던지 생산성 혹은 신뢰성 문제를 야기하는 MOS 스위칭 소자의 고전압에의 노출 문제에 취약하다. 이들은 또한 나중에 매우 생산성에 의심을 가져온 펭의 단일 트랜지스터 셀을 제외하면 저밀도 메모리 애플리케이션에 한정되어 있다. 그러므로 추가적인 프로세싱 단계가 필요치 않고 스위칭 소자의 제한된 고전압 노출을 갖는 표준 CMOS 기술에서 구현하기 적절한, 단순하고 신뢰성있으며, 고밀도의 안티-퓨즈 어레이 구조를 제공하는 것이 요구된다. 또한 생산 과정 중에 안티-퓨즈 어레이의 테스트 및 프로그래밍 액세스를 단순화하고 향상시키는 것이 필요하다.