듀얼 폴리를 사용하는 비트라인 주입 document_id A220623044194

다른 많은 타입과 스타일의 메모리는 컴퓨터 및 유사한 타입의 시스템에 대해 데이터를 저장한다. 예를 들어, RAM(Random Access Memory), DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory), ROM(Read Only Memory), PROM(Programmable Read Only Memory), EPROM(Erasable Programmable Read Only Memory), EEPROM(Electrically Erasable Programmable Read Only Memory), 및 플래시 메모리(flash memory)가 데이터를 저장하는데 현재 사용할 수 있다. 각 타입의 메모리는 자기 자신의 특별한 장점과 단점을 가진다. 예를 들어, 디램과 에스램에서는 개별 데이터 비트는 한번에 소거된다. 그러나 이러한 메모리는 파워가 제거되면 자신의 데이터를 잃어버린다. 대안적으로 EEPROM은 추가적인 외부 장치 없이 쉽게 소거될 수 있다. 그러나 데이터 저장 밀도를 감소시키고, 속도를 느리게 하며, 비용을 상승시킨다. 그에 반하여, 이피롬은 비용이 더 적게 들고, 더 큰 밀도를 가지나, 소거성(erasability)이 없다. 플래시 메모리는 널리 보급되어 있는 메모리 타입이다. 왜냐하면 그것은 EE이피롬의 저비용 및 고밀도의 장점을 EEPROM의 전기적 소거성과 결합해 놓은 것이기 때문이다. 플래시 메모리는 다시 기록될 수 있고 그 내용을 파워 없이 유지할 수 있으며, 따라서 비휘발성이 이다. 이것은 자동차, 비행기, 공업 제어 시스템, 등과 같은 더 커다란 많은 전자 시스템에서뿐만 아니라 셀 폰, 휴대 컴퓨터, 보이스 레코더와 같은 많은 휴대 전자 물품 내에서 사용된다. 플래시 메모리는 일반적으로 많은 메모리 셀로 구성되는 데, 데이터의 단일 비트(bits)는 이 안에 저장되고 각각의 메모리 셀로부터 읽혀진다. 개별 메모리 셀은 일반적으로 개별적으로 어드레싱(addressing) 가능한 유닛 또는 그룹으로 구성된다, 이것은 읽기, 프로그램, 또는 소거 동작을 위해 어드레스 디코딩 회로를 통하여 액세스(access) 된다. 개별 메모리 셀은 일반적으로 임의 비트의 데이터를 저장하는데 적합한 반도체 구조로 구성된다. 예를 들어, 종래의 많은 메모리 셀은 트랜지스터와 같은 스택 게이트 MOS 디바이스(stacked gate Metal Oxide Semiconductor device)를 포함하고, 이 안에 바이너리 단위의 정보가 보존될 수 있는다. 메모리 디바이스는, 동작하고 있는 셀에 전압을 제공하는 회로뿐만 아니라, 적당한 디코딩 및 그룹 선택 회로를 포함한다. 소거, 프로그램, 및 읽기 동작은 주로 적당한 전압을 메모리 셀의 어떤 단자에 인가함으로써 수행된다. 소거 또는 쓰기 동작에서, 전압은 전하가 제거되거나 메모리 셀에 저장되도록 인가된다. 읽기 동작에서, 전류가 셀 내에 흐르도록 적당한 전압이 인가되는데, 여기서 이러한 전류의 양은 셀 내에 저장되는 데이터의 값을 나타낸다. 저장된 데이터를 결정하기 위해 메모리 디바이스는 발생된 셀 전류를 감지하는 적당한 회로를 포함하는데, 다음으로 이것은 메모리 디바이스가 사용된 시스템 내에서 다른 디바이스에 의한 액세스를 위해 디바이스의 데이터 버스 단자에 제공된다. 종래 메모리 셀은, 채널 위에 놓이는 스택 게이트 구조뿐만 아니라, 일반적으로 기판 또는 P-웰 내에 소스, 드레인, 그리고 채널을 포함한다. 스택 게이트는 P-웰의 표면상에 형성된 박막 게이트 유전층(때로는 터널 옥사이드(tunnel oxide)로 언급됨)을 포함한다. 스택 게이트는 또한 터널 옥사이드 위에 놓이는 폴리실리콘 플로팅 게이트(polysilicon floating gate)와 그리고 플로팅 게이트 위에 놓이는 인터폴리 유전층(interpoly dielectric layer)을 포함한다. 인터폴리 유전층은 흔히 다중층의 절연체(예를 들어, 나이트리드 층(nitride layer)을 샌드위칭(sandwiching)하는 두 개의 옥사이드 층을 가진 옥사이드-나이트리드-옥사이드(Oxide-Nitride-Oxide, ONO) 층)이다. 마지막으로, 폴리실리콘 제어 게이트가 인터폴리 유전층 위에 놓인다. NOR 구성에서, 제어 게이트는 셀의 섹터(sector)를 형성하기 위해 메모리 셀의 행(row)과 관려된 워드라인(wordline)에 연결된다. 추가로, 셀의 드레인 영역은 전도성 비트라인에 의해 함께 연결된다. 셀의 채널은, 스택 게이트 구조에 의해 채널 내에 조성된 전기장에 따라, 소스와 드레인 사이에서 전류를 전도한다. 하나의 열(column) 내의 트랜지스터의 개별 드레인 단자는 동일한 비트라인에 연결된다. 추가로, 소정의 비트라인과 관련된 개별 플래시 셀은 다른 워드라인에 연결된 스택 게이트 단자를 가지고, 반면에 어레이(array) 내에서의 모든 플래시 셀은 일반적으로 공통 소스 단자에 연결된 그들의 소스 단자를 가진다. 동작에 있어서, 개별 플래시 셀은, 프로그래밍(쓰기), 읽기, 또는 소거 기능을 위해 주변 디코더 및 제어 회로를 사용하여 각각의 비트라인과 워드라인을 거쳐 어드레싱 된다. 더 자세하게, 단일 비트 스택 게이트 플래시 메모리 셀은 제어 게이트에 상대적으로 높은 전압을 인가하고, 소스를 그라운드(ground)에 연결하고, 그리고 드레인을 소스보다 높은 미리 결정된 전위(potential)에 연결함으로써 프로그래밍 된다. 결과적으로 터널 옥사이드 전체에 걸쳐 있는 고 전기장이 파울러-노드하임 터널링 현상(Fowler-Nordheim tunneling phenomena)을 야기한다. 이러한 프로세스 동안, 코어 셀 채널 영역 내에서의 전자는 게이트 옥사이드를 통해 플로팅 게이트 안으로 터널링(tunneling) 하고, 플로팅 게이트 내에 트래핑(trapping) 된다. 이것은 플로팅 게이트가 인터폴리 유전체 및 터널 옥사이드에 의해 둘러싸이기 때문이다. 트래핑된 전자로 인해, 셀의 스레시홀드 전압(threshold voltage)은 증가한다. 트래핑된 전자에 의해 생성된 셀의 스레시홀드 전압(그리고 이것에 의한 채널 컨덕턴스) 내에서의 이 변화가 셀이 프로그래밍 되도록 하는 것이다. 일반적인 단일 비트 스택 게이트 플래시 메모리 셀을 소거하기 위해, 상대적으로 높은 전압이 소스에 인가되고, 그리고 제어 게이트는 음의(negative) 전위로 유지된다. 반면에 드레인은 플로팅(floating)하게 된다. 이러한 조건에서, 강한 전기장이 플로팅 게이트와 소스 사이에서 터널 옥사이드 전체에 걸쳐 조성된다. 플로팅 게이트 내에 트래핑된 전자는, 소스 영역 위에 놓인 플로팅 게이트의 일부분으로 흐르고 그 부분에 밀집하며, 그리고 터널 옥사이드를 통해 파울러-노드하임 터널링을 거쳐서 플로팅 게이트로부터 추출되어 소스 영역으로 들어간다. 전자가 플로팅 게이트로부터 제거됨에 따라, 셀이 소거된다. 읽기 동작에 대해서, 어떤 전압 바이어스가 셀 트랜지스터의 소스와 드레인 양단에 인가된다. 셀의 드레인은 비트라인이고, 이것은 바이트(byte) 또는 워드(word) 그룹으로 다른 셀의 드레인에 연결될 수 있다. 종래 스택 게이트 메모리 셀 내에서의 드레인에서의 전압은 일반적으로 읽기 동작에서 0.5 볼트와 1.0 볼트 사이에서 제공된다. 그 다음으로 드레인으로부터 소스로 전류가 흐르게 하기 위해, 전압이 메모리 셀 트랜지스터의 게이트(예를 들어, 워드라인)에 인가된다. 읽기 동작 게이트 전압은 일반적으로, 프로그래밍된 스레시홀드 전압(Vt)과 프로그래밍되지 않은 스레시홀드 전압 사이 레벨에서 인가된다. 발생된 전류가 측정되는데, 이것에 의해 셀 내에 저장된 데이터 값에 대한 결정이 이루어진다. 최신의 메모리 기술은 듀얼 비트 메모리이며, 이것은 다수의 비트가 단일 셀 내에 저장될 수 있게 한다. 이 기술에서, 메모리 셀은 두 개의 동일한(미러드된(mirrored)) 부분으로 본질적으로 분리되고, 각각은 두 개의 독립적인 비트 중 하나를 저장하도록 구성된다. 종래의 셀과 마찬가지로 각 듀얼 비트 메모리 셀은 소스와 드레인을 가진 게이트를 가진다. 그러나, 종래의 스택 게이트 셀(여기서 소스는 항상 전기적 소스에 연결되고 그리고 드레인은 항상 전기적 드레인에 연결됨)과 달리 각각의 듀얼 비트 메모리 셀은 두 개의 비트를 저장하기 위해 동작 동안 소스 및 드레인의 연결(connections)이 교환(reverse)되도록 될 수 있다. 가상 그라운드 타입 구조에서, 듀얼 비트 메모리 셀은 주입된 전도성 비트라인을 가진 반도체 기판을 가진다. 다중층의 저장 층("전하-트래핑 유전층"으로 언급됨)은 반도체 기판 위에 형성된다. 전하-트래핑 유전층은 일반적으로 3개의 개별 층, 제 1 절연층, 전하-트래핑 층, 그리고 제 2 절연층으로 구성될 수 있다. 워드라인은 실질적으로 비트라인에 수직한 전하-트래핑 유전층 위에 형성된다. 하나의 비트는 하나의 배열 내에서 연결되는 드레인 및 소스에 의해 저장되도록 그리고 상보적인(complematary) 비트는 또 다른 하나의 배열 내에서 연결되는 드레인 및 소스에 의해 저장되도록, 프로그래밍 회로는 신호를 워드라인(이것은 제어 게이트로 동작함)에 인가함으로써 그리고 비트라인 연결을 바꿈으로써 셀 당 두 개의 비트를 제어한다. 전자공학 산업에서 지속적인 경향은 전자 디바이스의 크기를 줄여, 보다 많고 점점 더 복합적인 기능을 더 빠르게 더 적은 파워로 수행할 수 있는, 더 작은 그러나 더 강력한 디바이스(예를 들어, 셀 폰, 디지털 카메라, 등)을 생산하는 것이다. 이것을 성취하기 위해, 이러한 디바이스에서 사용되는 반도체 및 집적 회로(예를 들어, 메모리 셀, 트랜지스터, 등)의 크기는 점점 작아진다. 단일 반도체 기판 또는 그 일부분(다이(die)로 알려져 있음) 상에 이러한 컴포넌트(components) 중 많은 것들을 "팩킹(packing)" 하는 능력은 또한 제조 효율과 생산성을 향상시킨다. 따라서, 개별적인 반도체 웨이퍼(wafers)(또는 다이) 상에 제조될 수 있는 메모리 셀의 수를 증가시키려는 노력이, 다른 것들 가운데에서도, 계속되고 있다. 더 많은 메모리 셀/트랜지스터를 더 작은 영역 안으로 팩킹 하는 하나의 기술은 그들의 구조와 컴포넌트 소자를 함께 더 가깝게 형성하는 것이다. 비트라인을 함께 더 가깝게 형성함으로써, 예를 들어, 그 사이로 정의되는 채널의 길이는 짧아지고 그리고 더 많은 디바이스가 동일한 영역 내에 형성될 수 있다. 그러나, 이것은 어떤 현상이 더 우세하게 하며 디바이스 성능에 실질적인 영향을 준다. 예를 들어, 개별 채널 길이가 감소함에 따라, Vt 롤-오프(roll-off)는 더 현저하게 될 수 있다. 특히, 스레시홀드 전압(Vt), 또는 전압(이 전압에서 트랜지스터 또는 메모리 셀은 "턴온(turn on)" 하거나 또는 데이터의 비트(예를 들어, 전하)를 소거하며 그리고/또는 저장하도록 활성화된다)은, 개별 채널 길이가 감소됨(예를 들어, 소스 및 드레인 영역이 함께 더 가깝게 되는 것)에 따라, 변할 수 있다(예를 들면 감소되는 것). 추가적으로, Vt 롤-오프의 강도(severity)는 다른 메모리 셀 사이에서 변할 수 있다. 이런 방식에서, 메로리 셀 중 선택된 그룹 모두가, 동일한 또는 유사한 전압이 셀에 인가될 때, 프로그래밍/소거 되는 것은 아니다. 이것은 결국 데이터를 훼손시키고 그리고/또는 데이터가 부정확하게 저장되거나 프로그래밍 되게 한다. 마찬가지로, 누설 전류, 크로스 토크(cross talk) 등과 같은, 다른 문제점이 또한 크기조절(scaling)로 인해 발생할 수 있다. 예를 들어, 채널 길이가 감소되고 비트가 함께 더 가깝게 됨에 따라, 전하-트래핑 층 내에 저장된 전하 또는 두 개의 비트를 분리시키는 것은 점점 더 어려워진다. 이러한 방식에서, 크로스-토크는 발생할 수 있고, 비트는 서로를 오염시킬 수 있으며 그리고 하나의 비트에 관해 수행된 동작이 다른 비트에 영향을 줄 수 있다(때로는 상보 비트 교란(Complementary Bit Disturb, CBD)으로 언급됨). 따라서, 팩킹 밀도를 증가시키고 반면 이로 인해 발생할 수 있는 Vt 롤-오프 및 CBD와 같은 역효과를 감소시키기 위해 피처 크기를 감소시키는 것이 바람직하다.