커패시터리스 디램 및 그의 제조방법 document_id A220623046593

1. 발명의 분야 본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 보다 상세하게는 커패시터가 없는 디램 및 그 제조방법에 관한 것이다. 2. 관련기술의 설명 일반적인 디램(dynamic random access memory : DRAM)(이하, 기존의 디램)의 메모리 셀(cell)은 하나의 트랜지스터 및 하나의 커패시터를 구비하는 1T/1C 구조이다. 이렇게 기존의 디램은 트랜지스터 및 커패시터를 모두 포함하기 때문에, 셀 면적을 4F2(F : feature size) 이하로 줄이는 것은 매우 어렵다. 이러한 스케일 다운(scale down) 문제를 고려하여, 커패시터 없이 트랜지스터만으로 데이터를 저장할 수 있는 디램, 이른바, 커패시터리스 1T 디램(capacitorless 1T DRAM)이 제안되었다. 제안된 커패시터리스 1T 디램(이하, 종래의 커패시터리스 디램)은 전기적으로 플로팅(floating)된 채널 바디를 갖는다. 도 1a 및 도 1b는 종래의 커패시터리스 디램 및 그 동작방법을 보여준다. 도 1a 및 도 1b를 참조하면, SOI(Silicon On Insulator) 기판(100) 상에 게이트(110)가 형성되어 있다. 기판(100)은 제1 실리콘층(10), 산화물층(20) 및 제2 실리콘층(30)이 차례로 적층된 구조이고, 게이트(110)는 게이트 절연층(40)과 게이트 도전층(50)이 차례로 적층된 구조이다. 게이트(110) 양측의 제2 실리콘층(30) 에 소오스(30a) 및 드레인(30b)이 형성되어 있다. 소오스(30a) 및 드레인(30b) 사이에 제1 실리콘층(10)과 전기적으로 격리된 플로팅 채널 바디(30c)가 존재한다. 플로팅 채널 바디(30c)는 150nm 정도의 두께를 갖는 부분 공핍된 영역(partially depleted region)이다. 도 1a에 도시된 바와 같이, 게이트 도전층(50), 소오스(30a) 및 드레인(30b) 각각에 0.6V, 0V 및 2.3V의 전압을 인가하면, 소오스(30a)에서 플로팅 채널 바디(30c)를 통해 드레인(30b)으로 전자가 이동된다. 이 과정에서 플로팅 채널 바디(30c) 내에서 전자 충돌(impact)에 의한 전자-정공 쌍(pair)들이 발생한다. 이때 발생된 정공들은 플로팅 채널 바디(30c) 외부로 빠져나가지 못하고 그 내부에 축적된다. 이러한 정공들을 초과 정공(excess holes)(5)이라 한다. 이렇게 플로팅 채널 바디(30c)에 초과 정공(5)이 축적된 상태는 제1 상태라 한다. 도 1b에 도시된 바와 같이, 게이트 도전층(50), 소오스(30a) 및 드레인(30b) 각각에 0.6V, 0V 및 -2.3V의 전압을 인가하면, 플로팅 채널 바디(30c)와 드레인(30b) 사이에 순 바이어스(forward bias)가 인가된다. 이 결과, 도 1a의 초과 정공(5)이 플로팅 채널 바디(30c)로부터 제거되고, 플로팅 채널 바디(30c) 내에 전자(7)가 과다해진다. 이렇게 플로팅 채널 바디(30c)에 전자(7)가 과다하게 존재하는 상태를 제2 상태라 한다. 플로팅 채널 바디(30c)는 상기 제1 및 제2 상태에서 서로 다른 전기 저항을 나타내기 때문에, 상기 제1 및 제2 상태는 각각 데이터 '1' 및 '0'에 대응될 수 있다. 그러나 종래의 커패시터리스 디램에서는 플로팅 채널 바디(30c)의 데이터 보유(retention) 특성이 좋지 않다. 구체적으로 설명하면, 종래의 커패시터리스 디램에서 플로팅 채널 바디(30c)의 넓은 영역이 소오스(30a) 및 드레인(30b)과 접해 있다. 때문에 그들의 접합영역(junction)에서 많은 양의 전하가 누설될 수 있다. 따라서, 플로팅 채널 바디(30c)에서의 데이터 저장 시간이 짧아질 수 있다.