파워 업시 피크 전류를 줄이는 멀티칩 패키지 document_id A220623047346

본 발명은 반도체 메모리 장치에 관한 것으로, 좀 더 구체적으로는 단일의 패키지 내에 복수 개의 칩들이 실장되는 멀티칩 패키지에 관한 것이다. 고성능, 고밀도, 낮은 비용, 그리고 구성 요소들 및 장치들의 소형화는 반도체 설계 및 제조에 있어 공통적인 목표이다. 0.18㎛ 또는 그 이하의 기술을 이용하여 반도체 장치들이 대부분 제조되고 있다. 그러나, 더 높은 밀도와 더 작은 크기는 여전히 높은 집적 레벨을 구현하기 위한 주된 관심이다. 전반적인 크기 및 비용을 줄이기 위해서, 2개 또는 그보다 많은 개별 칩들을 단일의 패키지 내에 실장하는 기술이 개발되어 오고 있다. 이러한 종류의 패키지 기술이 차후에는 주류가 될 것이다. 멀티칩 패키지 기술은 프로세서들과 메모리 칩들, 로직 칩들과 메모리 칩들 또는 메모리 칩들을 단일의 패키지에 실장하는데 사용될 수 있다. 따라서, 비용과 전반적인 크기가 줄어든다. 단일의 패키지에 동일한 타입의 메모리 칩들(다이들 또는 장치들)이 실장될 때 메모리 용량이 증가될 수 있다. 이러한 멀티칩 패키지 기술에 따르면, 단일의 패키지에 포함된 메모리 칩들이 외부 핀들(전원, 어드레스, 제어, 및 데이터 핀들)을 공유하도록 구성된다. 그러한 까닭에 단일의 패키지에 포함된 메모리 칩들은 옵션 패드들을 이용하여 구별된다. 도 1은 2 개의 메모리 칩들을 단일의 패키지 내에 실장하는 듀얼 칩 패키지의 구성의 일 예를 보여주는 도면이다. 도 1을 참조하면, 2 개의 메모리 칩들(110, 120)을 단일의 패키지(100) 내에 실장하는 듀얼 칩 패키지 기술에서 2 개의 메모리 칩들은 옵션 패드들을 이용하여 상위 메모리 칩(120)과 하위 메모리 칩(110)으로서 구별된다. 예를 들면, 하위 메모리 칩(110)의 옵션 패드는 접지 전압에 연결되고, 상위 메모리 칩(120)의 옵션 패드는 전원 전압에 연결된다. 외부로부터 입력된 어드레스가 하위 메모리 칩(110)을 나타낼 때(예를 들면, 입력된 어드레스의 최상위 어드레스 비트가 하위 메모리 칩(110)의 옵션 패드의 값과 일치할 때), 입력된 어드레스를 이용하여 하위 메모리 칩(110)을 액세스하는 것이 가능하다. 외부로부터 입력된 어드레스가 상위 메모리 칩(120)을 나타낼 때(예를 들면, 입력된 어드레스의 최상위 어드레스 비트가 상위 메모리 칩의 옵션 패드의 값과 일치할 때), 입력된 어드레스를 이용하여 상위 메모리 칩(120)을 액세스하는 것이 가능하다. 최근에는 멀티칩 패키지 내 2 개의 칩들뿐만 아니라 2 개 이상의 칩들을 실장하여 메모리 용량을 증대시키거나, 다양한 기능의 칩들을 단일 패키지로 구현하기 위한 노력들이 계속되고 있다.