고압 산소 열처리를 통한 반도체 소자의 제조방법 document_id A220623047424

반도체의 디자인 룰은 지속적으로 감소하며, 이에 따라 그 집적도도 지속적으로 증가하고 있다. 특히, 메모리에서의 집적도 향상은 매우 빠른 속도로 이루어지고 있다. 또한, 반도체를 구성하는 개별적인 트랜지스터를 구동하기 위한 전압은 감소하는 추세에 있다. 이러한 구동전압의 감소에도 불구하고, 트랜지스터는 정상적인 동작을 수행하여야 한다. 특히, 집적도가 증가함에 따라, 트랜지스터 등의 소자의 크기는 감소하며, 트랜지스터를 구성하는 게이트 절연막의 두께 또한 감소하는 추세이다. 반도체 제조공정에사 가장 많이 사용되는 게이트 절연막은 실리콘 산화막이다. 알려진바에 따르면, 실리콘 산화막이 절연특성을 유지하기 위해서는 실리콘 산화물이 2 분자층 이상 적층되는 구조를 가져야 한다. 통상적으로 2 분자층의 두께는 7Å 내지 8Å 정도이나, 소자의 동작에 필요한 실리콘 산화막의 두께는 10Å 내지 12Å 정도로 알려져 있다. 그러나, 상술한 두께로 실리콘 산화막을 게이트 절연막으로 사용하는 경우, 게이트에서는 누설전류가 발생한다. 따라서, 트랜지스터의 성능이 현저히 저하되는 문제가 발생한다. 이러한 문제를 해결하기 위해 제시된 기술이 높은 비유전율(high-κ)을 가지는 유전체를 게이트 절연막으로 사용하는 것이다. 만일, 유전체의 두께를 thigh-κ라하고, 유전체의 비유전율을 κhigh라 하며, 실리콘 산화막의 비유전율을 κox라 하고, 유전체와 동일한 정전용량을 얻을 수 있는 실리콘 산화막의 두께를 teq라 한다면, 높은 비유전율을 가진 유전체의 두께 thigh-κ는 다음의 [수학식 1]로 구해진다. [수학식 1] teq/κox = thigh-κ/κhigh thigh-κ = (κhigh/κox)teq = (κhigh/3.9)teq 참고로 teq는 일부 당업자에 의해 EOT(Equivalent Oxide Thickness)로 지칭되기도 한다. 상기 식에서 유전체의 비유전율이 실리콘 산화물의 비유전율보다 크므로, 유전체의 두께는 동일한 정전용량을 구현하더라도, 실리콘 산화막보다 더 크게 된다. 따라서, 높은 비유전율을 가진 유전체를 사용하는 경우, 10Å인 실리콘 산화물의 두께보다 누설전류의 양을 현저히 감소시킬 수 잇다. 그러나, 이러한 높은 비유전율을 가진 유전체를 게이트 절연막으로 사용하는 경우, 다소의 문제점이 대두된다. 그 대표적인 현상이 페르미 레벨 고정(Fermi level pinning) 현상이다. 특히, 페르미 레벨 고정은 PMOS에서 중요한 문제점으로 대두된다. 도 1a 내지 도 1c은 PMOS에서의 페르미 레벨 고정 형상을 설명하기 위한 밴드 다이어그램들이다. 도 1a 내지 도 1c를 참조하면, 먼저, 게이트 절연막(100)은 높은 비유전율을 가진 HfO2로 구성하고, 게이트 전극은 폴리실리콘(120)으로 구성한다. 도 1a에 도시된 밴드 다이어그램은 2개 물질의 계면에서 아무런 반응이 진행되지 않은 경우를 도시한 것이다. 그러나, 유전체로 구성된 게이트 절연막(100)과 폴리실리콘(120) 사이의 계면에서는 HfO2의 산소원자가 폴리실리콘(120) 등의 게이트 전극을 부분 산화시킨다. 따라서, 계면에 걸쳐 산소 공공(Oxygen Vacancy)과 잉여 전자가 양산된다. 이러한, 현상은 상기 도 1b에 도시된다. 결국, 잉여 전자는 게이트 전극인 폴리실리콘(120)의 계면에 형성되고, 폴리실리콘(120)의 페르미 레벨은 도핑과 무관하게 전도대역 Si CB 쪽으로 고정된다. 이러한 현상은 상기 도 1c에서 도시된다. 이러한, 현상을 해결하기 위하여 게이트 전극을 금속으로 대체하는 방안이 제시되었다. 그러나, 금속으로 게이트 전극을 구성하더라도, 잉여 전자의 양산에 의해 게이트 전극인 금속의 페르미 레벨을 고정시키고, 금속의 일함수를 감소시키는 현상은 여전히 발생하였다. 이러한 페르미 레벨 고정 현상은 PMOS에서 문턱전압과 밀접한 관련이 있다. PMOS의 문턱전압은 다음의 [수학식 2]로 정의된다. [수학식 2] 상기 [수학식 2]에서 VTp는 PMOS의 문턱전압, VFB는 평탄전압(Flat Band Voltage), φF는 페르미 레벨, εs는 반도체의 permittivity, VSB는 소스-벌크 전압, COX는 게이트 절연막의 커패시턴스, Nd는 도우너의 농도를 나타낸다. 통상적으로, PMOS의 문턱전압 VTp는 음의 값을 가진다. 이는 평탄 전압 VFB 이외의 나머지 요소들은 부호 등으로 인해 음의 값을 가지기 때문이다. 또한, 저전압에서의 동작을 위해서는 문턱전압 VTp의 절대값은 낮은 값을 가져야 한다. 이를 위해서는 평탄 전압 VFB가 양의 방향으로 증가하여야 한다. 평탄전압 VFB는 하기의 [수학식 3]으로 표현된다. [수학식 3] 상기 [수학식 3]에서, φm,eff는 금속의 유효 일함수, φsub는 기판의 일함수, Qfixed는 계면 고정 전하(0 이라 가정한다), εSiO2는 산화막의 permittivity, EOT는 실리콘 산화막 대비 두께(Equivalent Oxide Thickness)를 나타낸다. 특히, 평탄전압 VFB는 금속의 유효 일함수 φm,eff와 밀접한 관련이 있다. 그러나, 페르미 레벨 고정 현상에 의해 금속의 유효 일함수 φm,eff가 감소하면, 평탄 전압 VFB도 감소한다. 따라서, 상기 [수학식 1]에 도시된 대로, 문턱 전압 VTp의 절대값은 증가한다. 즉, 음의 방향으로 높은 전압이 인가되어야만 트랜지스터를 동작시킬 수 있는 문제가 발생한다. 또한, 페르미 레벨 고정 현상은 웨이퍼 상태에서의 각각의 칩에 구비된 트랜지스터들마다 일정한 경향을 보이지 아니하고, 칩들마다 문턱전압의 변동폭을 가지게 된다. 따라서, 이는 반도체 칩의 품질을 저하시키고, 동작 성능을 저하시키는 요인이 된다.