문맥 (context)
전자시스템의 경박단소화 및 다기능화에 따라 대용량, 고속동작, 및 저전력소모 특성을 갖는 메모리장치의 수요가 증가하고 있다. 이에 따라, 복수의 메모리장치들을 하나의 반도체패키지 내에 적층 하는 기술이 시도되고 있다. 상기 메모리장치들을 적층 하는 기술은 대용량 메모리장치를 낮은 비용으로 구현할 수 있으며, 신호전달경로의 단축에 따른 동작속도의 증가와 전력소모의 감소에 유리하다.
도 1은 종래기술에 의한 복수의 메모리칩들을 구비하는 반도체패키지를 보여주는 개략도이다.
도 1을 참조하면, 종래의 반도체패키지는 로직 칩(5) 상에 층층이 쌓인 제 1 내지 제 4 메모리칩들(11, 13, 15, 17)을 구비한다. 상기 제 1 내지 제 4 메모리칩들(11, 13, 15, 17)의 각각은 복수의 메모리 신호 단자들(12, 14, 16, 18)을 구비한다. 상기 메모리 신호 단자들(12, 14, 16, 18)은 상기 제 1 내지 제 4 메모리칩들(11, 13, 15, 17)에 제공된 메모리 셀들(도시하지 않음)에 전기적으로 접속된다. 상기 로직 칩(5)은 복수의 로직 신호 단자들(6)을 구비한다. 상기 메모리 신호 단자들(12, 14, 16, 18)은 관통 전극(through silicon via; TSV)과 같은 데이터버스(10)를 통하여 상기 로직 신호 단자들(6) 중 대응하는 하나에 직렬접속된다.
상기 로직 칩(5)은 상기 제 1 내지 제 4 메모리칩들(11, 13, 15, 17)에 데이터를 입출력하는 역할을 한다. 즉, 상기 제 1 내지 제 4 메모리칩들(11, 13, 15, 17)에 저장된 데이터는 상기 데이터버스(10)를 통하여 읽어내고, 외부로부터 입력되는 데이터는 상기 데이터버스(10)를 통하여 상기 제 1 내지 제 4 메모리칩들(11, 13, 15, 17)에 분배된다.
그런데 상기 제 1 메모리칩(11)에 상기 데이터버스(10)를 통하여 데이터를 입출력하는 동안 상기 제 2 내지 제 4 메모리칩들(13, 15, 17)은 대기하여야 한다. 이와 마찬가지로 상기 제 2 메모리칩(13)에 상기 데이터버스(10)를 통하여 데이터를 입출력하는 동안 상기 제 1, 제 3 및 제 4 메모리칩들(11 15, 17)은 대기하여야 한다. 즉, 상기 제 1 내지 제 4 메모리칩들(11, 13, 15, 17)에 데이터를 입출력하는 것은 직렬접속에 따른 신호지연이 발생한다.
한편. 복수의 메모리칩들을 구비하는 반도체패키지에 관한 기술이 미국공개특허 US2005/0170600 호에 "삼차원 반도체패키지 및 그에 채택되는 스페이서 칩(Three-dimensional semiconductor package, and spacer chip used therein)"이라는 제목으로 후쿠조(Fukuzo)에 의해 개시된 바 있다.
지시문 (instruction)
주어진 원문을 읽고 필요한 정보를 파악하여, 원문에 근거해 질문에 답하라.
질문 (question)
종래기술에 의한 반도체패키지에서 데이터버스(10)를 통해 특정 메모리칩에 데이터를 입출력할 때, 나머지 메모리칩들은 어떻게 동작하는가?
추론 과정 (compact_reasoning)
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1과제 해석
task_interpretation데이터버스(10)를 통한 데이터 입출력 시 특정 메모리칩과 나머지 메모리칩들 간의 동작 상태 관계를 파악해야 한다.
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2정보 추출
information_extraction데이터버스(10)를 통한 입출력 시 발생하는 메모리칩들의 상태에 관한 정보를 추출한다.
- 상기 제 1 메모리칩(11)에 상기 데이터버스(10)를 통하여 데이터를 입출력하는 동안 상기 제 2 내지 제 4 메모리칩들(13, 15, 17)은 대기하여야 한다.
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3근거 선택
evidence_selection특정 메모리칩(제 1 메모리칩)에 데이터 입출력이 일어날 때 다른 메모리칩들이 '대기' 상태가 된다는 구절을 근거로 선정한다.
- 상기 제 1 메모리칩(11)에 상기 데이터버스(10)를 통하여 데이터를 입출력하는 동안 상기 제 2 내지 제 4 메모리칩들(13, 15, 17)은 대기하여야 한다.
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4논리 통합
logical_integration제 1 메모리칩뿐만 아니라 제 2, 제 3, 제 4 메모리칩 중 어느 하나에 입출력이 일어날 때도 나머지 칩들은 대기해야 한다는 직렬접속의 특성을 통합한다.
- 상기 제 2 메모리칩(13)에 상기 데이터버스(10)를 통하여 데이터를 입출력하는 동안 상기 제 1, 제 3 및 제 4 메모리칩들(11 15, 17)은 대기하여야 한다.
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5결론 도출
conclusion_formulation데이터버스(10)를 통해 특정 메모리칩에 데이터를 입출력하는 동안, 그 외의 다른 메모리칩들은 모두 대기 상태로 있어야 함을 결론짓는다.
- 상기 제 1 내지 제 4 메모리칩들(11, 13, 15, 17)에 데이터를 입출력하는 것은 직렬접속에 따른 신호지연이 발생한다.
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6답변 생성
answer_generation질문에 대해 문맥에 근거하여 나머지 메모리칩들이 대기해야 한다는 점을 명시하여 답변을 작성한다.
- 상기 제 2 내지 제 4 메모리칩들(13, 15, 17)은 대기하여야 한다.
최종 답변 (final_answer)
데이터버스(10)를 통해 특정 메모리칩(예: 제 1 메모리칩)에 데이터를 입출력하는 동안, 나머지 메모리칩들(예: 제 2 내지 제 4 메모리칩들)은 대기해야 한다.
핵심 해석 (core_interpretation)
데이터버스를 통한 직렬접속 구조에서 메모리칩들은 한 번에 하나의 칩만 데이터를 입출력하고 나머지는 대기하는 상호 배타적인 동작 특성을 가진다.