선택적으로 스트레스가 인가되어 안정도가 향상된ＳＲＡＭ셀을 포함하는 집적 회로 document_id A220623049911

고집적과 저전력 소비, 및 성능 향상을 위해서 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)이 미세화되면서, MOSFET은 저 전원 전압에서 구동되고 있다. 그 결과, 트랜지스터의 유전체 두께와 채널 길이도 전원 전압과 함께 축소되었다. SRAM(Static Random Access Memory) 셀은 고속으로 동작하고, 작은 전력을 소비하며, 그 구동 원리가 단순한 중요한 메모리 소자이다. DRAM(Dynamic Random Access Memory) 셀과는 달리, SRAM 셀은 저장된 데이터를 주기적으로 리프레쉬(refresh)할 필요가 없으며, 설계가 간단하다. 그런데, SRAM 셀의 안정성은 셀의 크기 축소에 의해서 심하게 영향 받는다. 공정 중 소자들 간의 작은 미스매치(mismatch)에 의하여 SRAM 셀이 '0' 또는 '1'의 어느 한 상태에 치우치게 된다. 이러한 미스매치는 드레인과 소스 간의 변위(dislocation)들이나 이온 주입의 변동(fluctuation) 또는 열 어닐링(thermal anneal) 온도의 변동에 의해서 초래될 수 있다. SRAM 셀의 안정성은 공정 조건과 구동 조건 상의 변화에 대한 SRAM 셀의 소프트 에러(soft-error)와 민감도를 결정한다. 이러한 안정성을 좌우하는 중요한 한 파라미터는 베타 비(beta ratio)이다. 베타 비는, 풀 다운 트랜지스터(pull-down transistor) 구동 전류와 패스-게이트 트랜지스터(pass-gate transistor) 구동 전류 간의 비이다. 베타 비는 SRAM 셀의 풀 다운 트랜지스터와 패스-게이트 트랜지스터 사이의 이온 비로 정의될 수도 있다. 베타비가 약 1이상이 되면, SRAM 셀의 안정성이 향상될 수 있다. 종래, 베타 비를 조절하기 위하여 문턱 전압(Vt) 조절 이온 주입(threshold voltage adjustment implantation)과 액티브 영역 크기의 조절(active area sizing)과 같은 방법이 사용되었다. 여기서, 액티브 영역 크기의 조절은 디자인 룰(groundrules)과 마스크 셋(mask sets)에 의해서 제한된다.