리드 프레임과 그 제조 방법, 및 반도체 장치 document_id A220623050417

종래 기술에서 소형화될 수 있는 반도체 장치로서는, 예를 들면 QFN(Quad Flat Non-leaded package)이라 불리는 반도체 장치가 있다. QFN은 리드 프레임 본체의 상면(반도체칩이 배열된 리드 프레임 본체의 표면) 측만이 밀봉 수지로 밀봉되고, 또한 리드 프레임 본체의 하면 측은 외부 접속 단자로서 이용되도록 구성된다(도 1 참조). 도 1은 종래 기술에서의 반도체 장치의 단면도이다. 도 1을 참조하면, 종래 기술에서의 반도체 장치(200)는 리드 프레임 본체(201), 금속막(202), 반도체칩(203), 및 밀봉 수지(204)를 갖는다. 리드 프레임 본체(201)는 다이 패드부(die pad portion)(210)와, 리드부(211)를 갖는다. 다이 패드부(210)는 반도체칩(203)이 탑재되는 칩 탑재면(210A)을 갖는다. 도 2는 도 1에 나타낸 반도체 장치의 평면도이다. 도 2에서는, 설명의 편의상, 리드 프레임 본체(201)의 상면 위에 배열된 밀봉 수지(204)의 도시는 생략하기로 한다. 도 1 및 도 2를 참조하면, 복수의 리드부(211)가 다이 패드부(210)를 둘러싸도록 설치된다. 리드부(211)는 다이 패드부(210)로부터 이격되어 배열된다. 리드부(211)는 반도체 장치(200)의 외부 접속 단자의 기능을 갖는다. 금속막(202)은 복수의 리드부(211)의 상면(211A)에 설치된다. 각각의 금속막(202)은 금속 와이어(213)를 통하여 반도체칩(203)에 전기적으로 접속된다. 금속막(202)은 리드부(211)에 반도체칩(203)을 전기적으로 접속시키는데 사용된다. 금속막(202)으로서는, 예를 들면 도금법에 의해 형성된 Ag막이 채용될 수 있다. 금속막(202)의 두께는, 예를 들면 2㎛ 내지 6㎛로 설정될 수 있다. 반도체칩(203)은 다이 패드부(210)의 칩 탑재면(210A)에 접착제(215)로 접착된다. 반도체칩(203)은 복수의 전극 패드(216)를 갖는다. 전극 패드(216)는 금속 와이어(213)에 접속된다. 전극 패드(216)는 금속 와이어(213)를 통하여 금속막(202)에 전기적으로 접속된다. 밀봉 수지(204)는 반도체칩(203)과 금속 와이어(213)를 덮도록 리드 프레임 본체(201)에 설치된다. 다이 패드부(210)의 측면과 복수의 리드부(211)의 측면 사이에 위치한 밀봉 수지(204)의 하면(204A)은, 다이 패드부(210)의 하면(210B)과 리드부(211)의 하면(211B)과 실질적으로 동일한 평면을 구성하도록 설정된다. 도 3 내지 도 10은 종래 기술에서의 반도체 장치의 제조 단계를 나타내는 도면이고, 도 11은 도 3에 나타낸 리드 프레임 본체의 평면도이다. 도 3 내지 도 11에서, 종래 기술에서의 반도체 장치(200)와 동일한 구성부에는 동일한 부호를 붙인다. 또한, 도 3 내지 도 9에서, 도면 부호 F는, 복수의 반도체 장치(200)에 대응하는 구조체가 리드 프레임 본체(220)에 형성된 후에 리드 프레임 본체(220)가 다이서(dicer)로 절단되는 영역(이하, "절단 영역(F)"이라 지칭)을 지시하고, 도면 부호 G는, 반도체 장치(200)가 형성되는 영역(이하, "반도체 장치 형성 영역(G)"이라 지칭)을 지시한다. 도 3 내지 도 11을 참조하여, 이하에서는 종래 기술에서의 반도체 장치(200)의 제조 방법을 설명한다. 먼저, 도 3에 나타낸 단계에서, 복수의 리드 프레임 본체(201)와 복수의 리드 프레임 본체(201)를 지지하는 프레임부(201)를 갖는 리드 프레임 본체(220)가 준비된다(도 11 참조). 그 후, 도 4에 나타낸 단계에서, 리드부(211)의 상면(211A)에 금속막(202)이 형성된다. 금속막(202)은, 리드 프레임 본체(220)를 급전층으로서 이용한 부분 도금법에 의해 형성된다. 금속막(202)으로서는, 예를 들면 Ag막이 사용될 수 있다. 금속막(202)의 두께는, 예를 들면 2㎛ 내지 6㎛로 설정될 수 있다. 그 후, 도 5에 나타낸 단계에서, 하부 금형(227)의 평탄한 상면(227A)에 접착막(228)이 제공된 후, 이 접착막(228)에 도 4에 나타낸 구조체가 배열된다. 그 후, 상부 금형(229)의 평탄한 하면(229A)이 도 4에 나타낸 구조체에 대하여 가압되어, 접착막(228)이 리드 프레임 본체(220)의 하면에 부착된다. 이 접착막(228)은 밀봉 수지(204)(도 1 참조)가 리드 프레임 본체(220)의 하면(구체적으로, 다이 패드부(210)의 하면(210B), 리드부(211)의 하면(211B) 및 프레임부(221)의 하면(221B))으로 돌아 들어가는 상황을 방지하는데 사용된다. 그 후, 도 6에 나타낸 단계에서, 접착막(228)이 부착된 리드 프레임 본체(220)는 도 5에 나타낸 하부 금형(227)과 상부 금형(229)으로부터 박리된다. 따라서, 리드 프레임 본체(220), 금속막(202), 및 접착막(228)이 설치된 리드 프레임(230)이 제조된다. 그 후, 도 7에 나타낸 단계에서, 다이 패드부(210)의 칩 탑재면(210A)에 접착제(215)에 의해 반도체칩(203)이 접착된다. 그 후, 반도체칩(203)의 전극 패드(216)와 금속막(202)이 금속 와이어(213)에 의해 접속된다(와이어 본딩 접속). 그 후, 도 8에 나타낸 단계에서, 복수의 반도체칩(203)과 금속 와이어(213)를 밀봉하는 밀봉 수지(204)가, 도 7에 나타낸 구조체의 상면 측을 덮도록 형성된다. 따라서, 반도체 장치 형성 영역(G)에 대응하는 접착막(228) 부분에 반도체 장치(200)에 대응하는 구조체가 형성된다. 그 후, 도 9에 나타낸 단계에서, 접착막(228)이 제거된다. 그 후, 도 10에 나타낸 단계에서, 도 9에 나타낸 절단 영역(F)에 대응하는 위치에서의 리드 프레임 본체(220)와 밀봉 수지(204)가 절단된다. 따라서, 도 10에 나타낸 바와 같이, 복수의 반도체 장치(220)가 제조된다(예를 들면, 특허문헌1(일본국 특허 공개 공보 제2002-261187호) 참조) 도 12는 종래 기술에서의 리드 프레임의 문제점을 설명한 도면이다. 도 12에서, 종래 기술인 도 1에 나타낸 반도체 장치(200)와 동일한 구성부에는 동일한 부호를 붙인다. 그러나, 종래 기술에서의 리드 프레임(230)에서, 리드 프레임 본체(220)의 하면에 접착막(228)을 부착할 때, 상부 금형(229)의 하면(229A)은 다이 패드부(210)와 접촉하지 않는다(도 5 참조). 따라서, 상부 금형(229)이 다이 패드부(210)를 가압할 수 없다. 그 결과, 도 12에 나타낸 바와 같이, 다이 패드부(210)와 접착막(228) 사이에서 접착 불량이 발생한다는 문제가 있다. 이러한 접착 불량이 발생하는 경우, 다이 패드부(210)와 접착막(228) 사이에 극간(隙間)(J)이 형성된다. 또한, 와이어 본딩에 의해 극간(J)이 형성된 리드 프레임(230)에 반도체칩(203)이 접속되는 경우, 이러한 반도체칩(203)은 경사진 상태로 칩 탑재면(210A)에 접착된다. 따라서, 금속 와이어(213)의 단부를 전극 패드(216)에 접속시키기가 곤란해진다. 그 결과, 반도체 장치(200)의 수율이 저하된다는 문제가 있다. 또한, 극간(J)이 형성된 리드 프레임(230) 상에 밀봉 수지(204)가 형성되는 경우, 이러한 밀봉 수지(204)는 다이 패드부(210)의 하면(210B) 측으로 돌아 들어간다. 그 결과, 반도체 장치(200)의 수율이 저하된다는 문제가 있다.