엘시디 구동소자용 에폭시 수지 조성물 document_id A220623050551

최근, 전자기기의 경량화, 소형화, 박형화 추세에 따라, 화상 표시장치로서 액정디스플레이, 플라즈마 디스플레이, 유기 전계발광(Electroluminescent: EL) 소자 등의 평판 표시장치가 주로 사용되고 있으며, 이들 전자기기를 구동하기 위한 구동 IC(Integrated circuit)의 소형화가 요구되고 있다. 이와 같은 구동 IC 등의 베어 칩(bare chip)을 회로기판에 실장하는 일련의 과정을 패키징(packaging)이라 한다. 이와 같은 전자 부품의 패키징 방법으로, 종래에는 폴리이미드 재질의 기판에 회로를 형성하고, 베어 칩을 실장한 다음, 베어 칩을 아래로 향하게 하고, 회로기판의 천공부분에 레진을 주입하는 테이프 케리어 패키지(Tape carrier package: TCP) 공정이 일반적으로 사용되었으나, 상기 TCP 공정은 두꺼운 폴리이미드 필름과 동박을 에폭시계의 접착제로 접착한 회로기판을 가공한 다음, 그 위에 칩을 실장하였기 때문에, 패키지 부품의 굴곡성이 우수하지 못하고, 패키지 부품의 경박단소화에 한계가 있어, 최근에는 얇은 동박의 상부에 얇은 폴리이미드를 도포하여 굴곡성이 우수한 절연필름을 형성하고, 상기 절연 필름에 리드 배선을 형성하여 연성회로기판을 제조하고, 상기 연성회로기판 위에 베어 칩을 실장한 다음, 기판과 베어 칩 사이를 수지로 채우는 칩 온 필름(Chip on film: COF) 공정이 개발되어 사용되고 있다. COF 공정에 의하여 제조된 패키지는 미세한 피치를 가지기 때문에 보다 많은 입출력 단자를 가진 반도체 소자를 수용할 수 있고, 외형을 초박형으로 할 수 있는 장점이 있다. 상기 COF 공정에 의한 패키징 방법은 원형의 웨이퍼(wafer)에 패턴을 마스킹하여 회로를 형성하는 FAB (Fabrication) 공정이 완료된 웨이퍼를 낱개의 칩으로 절단하는 소잉(sawing) 단계, 소잉된 단위 칩을 별도의 테이프에 탑재시키고, 칩 패드의 Au(금) 범프와 테이프의 리드를 고온/고압의 상태에서 접합하는 이너 리드 본딩(Inner Lead Bonding: ILB) 단계, 외부의 환경으로부터 ILB 접합 부위를 보호하기 위하여 액상 조성물을 사용하여 칩 표면 및 리드를 봉지하는 포팅 단계를 포함하며, 이와 같이 패킹된 제품은 마킹 공정, 테스팅 공정, 비쥬얼 인스펙션 공정, 팩킹 공정 등을 거치게 된다. 상기 COF 공정 중 포팅 공정에서는, 칩과 패키징 재료, 기판의 계면이 생성되는 공정이며, 각 재료의 기계적, 열적 특성의 균형이 매우 중요하게 된다. 특히 엘시디용 소자에서는 기판과 범프, 칩의 열팽창률 (CTE : Coefficient of Thermal Expansion)과 주입 시 생성될 수 있는 공극 생성 정도(Void), 에폭시 조성물의 경화 반응 시 생성될 수 있는 공극과 기포의 갯수가 매우 중요한데, 열팽창률이 높은 경우, 주입 공정 또는, 열 충격 시험 시 공극 생성 정도가 높은 경우에는 패키지가 갈라지거나, 주입 시 생성된 공극과 기포들은 기판으로부터 칩을 떨어지게 하는 문제가 발생될 수 있다.