기억 소자 및 기억 소자의 동작 방법 document_id A220623050796

컴퓨터 등의 정보 기기에서는, 랜덤 액세스 메모리로서, 동작이 고속이며, 고밀도의 DRAM이 널리 사용되고 있다. 그러나, DRAM은, 전자 기기에 이용되는 일반적인 논리 회로 LSI나 신호 처리와 비교하여 제조 프로세스가 복잡하기 때문에, 제조 코스트가 높아지고 있다. 또한, DRAM은, 전원을 끄면 정보가 사라지는 휘발성 메모리로서, 빈번하게 리프레시 동작, 즉 써넣은 정보(데이터)를 읽어내고, 다시 증폭하여, 다시 고쳐 써넣은 동작을 행할 필요가 있다. 따라서, 전원을 끄더라도 정보가 사라지지 않는 불휘발성 메모리로서, 예를 들면 FeRAM(강유전체 메모리)이나 MRAM(자기 기억 소자) 등이 제안되어 있다. 이들 메모리의 경우, 전원을 공급하지 않아도 써넣은 정보를 장시간 계속해서 유지하는 것이 가능하게 된다. 또한, 이들 메모리의 경우, 불휘발성으로 함으로써, 리프레시 동작을 불필요하게 하여, 그 만큼 소비 전력을 저감할 수 있다고 생각된다. 그러나, 전술한 불휘발성 메모리는, 각 메모리 셀을 구성하는 메모리 소자의 축소화에 수반하여, 기억 소자로서의 특성을 확보하는 것이 어려워지고 있다. 이 때문에, 디자인 룰의 한계나 제조 프로세스 상의 한계까지 소자를 축소화하는 것은 곤란하다. 따라서, 축소화에 알맞은 구성의 메모리로서, 새로운 타입의 기억 소자가 제안되어 있다. 이 기억 소자는, 2개의 전극 사이에, 임의의 금속을 포함하는 이온 도전체를 끼운 구조이다. 그리고, 2개의 전극의 어느 한쪽에 이온 도전체 중에 포함되는 금속을 포함시킴으로써, 2개의 전극 간에 전압을 인가한 경우에, 전극 중에 포함되는 금속이 이온 도전체 중에 이온으로서 확산하기 때문에, 이에 따라 이온 도전체의 저항값 혹은 커패시턴스 등의 전기 특성이 변화된다. 이 특성을 이용하여, 메모리 디바이스를 구성하는 것이 가능하다(예를 들면 특허 문헌 1, 비특허 문헌 1 참조). 구체적으로는, 이온 도전체는 칼코게나이드와 금속의 고용체로 이루어지는, 글래스 재료 또는 반도체 재료로서, 더욱 구체적으로는, AsS, GeS, GeSe에 Ag, Cu, Zn이 고용된 재료(예를 들면, AsSAg, GeSeAg, GeSAg, AsSCu, GeSeCu, GeSCu 등과 같이, Ag, Cu, Zn을 포함하는 칼코게나이드 글래스가 바람직하다고 되어 있음)로 이루어지고, 2개의 전극 중 어느 한쪽의 전극에는, Ag, Cu, Zn을 포함하고 있다(특허 문헌 1 참조). 또한, 다른 쪽의 전극은, 이온 도전체를 포함하는 재료에 실질적으로 용해하지 않는, 텅스텐, 니켈, 몰리브덴, 백금, 메탈실리사이드 등에 의해 형성되어 있다. 그리고, 예를 들면, 기억 소자와 다이오드 혹은 MOS 트랜지스터와 같은 선택 소자를 접속하여 메모리 셀을 형성하고, 이 메모리 셀을 어레이 형상으로 배치하여 메모리 디바이스를 구성할 수 있다. 이 구성의 기억 소자에서는, 2개의 전극에 임계값 전압 이상의 바이어스 전압을 인가함으로써, 이온 도전체 내에 있는 도전성 이온(Ag, Cu, Zn 등의 이온)이 마이너스 전극 방향으로 이동하여, 마이너스 전극에 도달함으로써 전착이 발생한다. 또한, 이 전착이, 예를 들면 수지 형상(덴드라이트)으로 성장하고, 플러스 전극에 도달함으로써 전류 패스가 형성되기 때문에, 이온 도전체의 저항값이 고저항으로부터 저저항으로 변화된다. 이에 의해, 기억 소자에 정보의 기록을 행할 수 있다. 또한, 2개의 전극에, 전술한 바이어스 전압과 역극성의 전압을 인가함으로써, 수지 형상의 전류 패스를 형성하고 있던 도전성 이온이, 이온 도전체 중에 용해함으로써, 전류 패스가 소멸하고, 저항값이 초기의 고저항의 상태로 되돌아간다. 이에 의해, 기록한 정보의 소거 동작을 행하고 있다. 또한, 전술한 구성에 대하여, 전극과 이온 도전체 사이에, 이온 도전체와 전극 사이를 이온이 이동하는 것을 제한하는 배리어층을 삽입한 구성의 기억 소자도 더 제안되어 있다. 이 배리어층에는, 내부를 전자가 전도하는 것은 가능하지만, 이온의 이동을 제한하는 재료, 예를 들면, 질화 티탄, 티탄 텅스텐, 니켈 산화물 등을 이용하는 것이 바람직하다고 되어 있다. 그리고, 원하는 동작 전압으로, 전자가 배리어층 내를 통과하도록, 배리어층을 충분히 얇게 할(3㎚ 이하) 필요가 있다. 이와 같이 배리어층이 형성되어 있는 구성의 기억 소자에서는, 임계값 전압 이상의 기록 전압의 인가에 의해, 배리어층 내를 전자가 전도하고, 그 후 전착이 진행하고, 배리어층의 표면과 다른 쪽의 전극 간에 전류 패스가 형성됨으로써, 저항 등의 전기 특성의 변화가 발생한다. 그리고, 제안되어 있는 셀 구조는, 배리어층의 유무에 상관없이, 한쪽의 전극(하부 전극) 위에 형성된 절연층의 일부에 비어 홀을 형성하고, 그 비어 홀 내에 이온 도전체·배리어층·다른 쪽의 전극(상부 전극)을 형성한 구조로 되어 있다. 이와 같은 구조로 함으로써, 기억 소자를 비교적 소형(예를 들면, 10㎚의 오더)으로 하는 것이 가능하고, 한쪽의 전극 위에 형성된 절연층에 의해, 기억 소자를 다른 전기적 구성 요소로부터 절연하는 것이 가능하다. 이와 같이, 비어 홀 내에 기억 소자가 형성된 구성을 제조하기 위해서는, 예를 들면, 하부 전극 위에 절연층을 퇴적시키고, 패터닝 및 에칭 프로세스에 의해 절연층에 하부 전극에 도달하는 비어 홀을 더 형성하고, 그 후 이온 도전체로부터 상부 전극까지의 각 층을 비어 홀 내에 선택적 혹은 비선택적으로 퇴적시킨다. 또한, 각 층을 비선택적으로 퇴적시키는 경우에는, 각 층을 퇴적시킨 후에, CMP(화학적 기계적 연마) 및/또는 에칭 기법을 이용하여, 절연층 위에 형성된 이온 도전체 및 전극막 재료를 제거하여도 되는 것이 기재되어 있다. 또한, 기록막 재료로서, PCMO(PrCaMnO)를 이용한 저항 변화형 비휘발 메모리도 보고가 되어 있다(비특허 문헌 2 참조). 그리고, 이 PCMO를 이용한 저항 변화형 비휘발 메모리의 경우도, 제안되어 있는 셀 구조는, 절연막에 의해 패턴 형성된 비어 홀 내에 PCMO막이 형성되어 있다. 그런데, DRAM 등의 반도체 메모리 디바이스를 제조할 때의, 각 메모리 셀을 형성하는 가공 공정에서는, 일반적으로, 에칭 가공 방법의 하나인 RIE(반응성 이온 에칭)법이 이용되고 있다. RIE법 등의 가공 기술을 이용함으로써, 용이하게, 메모리 셀 사이를 전기적 및 물리적으로 분리할 수 있다. 그리고, 모든 인접하는 메모리 셀 간, 혹은 동일 선택 라인에 접속된 메모리 셀과, 인접하는 비선택 라인에 접속된 메모리 셀과의 사이를, 전기적 및 물리적으로 분리함으로써, 전기적인 상호 간섭의 저감 및 불순물 원소의 불필요한 원자 확산 등을 미연에 방지할 수 있다. 특히, RIE법은, 이상적으로는, 구성막 원소를 에칭 가스와의 반응에 의해 기상 상태로 하여, 이것을 에칭 제거하는 것이기 때문에, 에칭한 구성막 원소의 재부착 등에 의한 제조 수율의 저하의 걱정이 없기 때문에, 많이 이용되고 있다. [특허 문헌 1] 일본 특표 2002-536840호 공보 [비특허 문헌 1] 닛케이 일렉트로닉스 2003년 1월 20일호(104페이지) [비특허 문헌 2] Technical Digest, International Electron Devices Meeting(IEDM), 2002, p.193 003c#발명의 개시003e# 그러나, 기억 소자를 구성하는 각 층을 비어 홀 내에 형성하는 경우에, 비어 홀 내에 선택적으로 퇴적시키기 위해서는, 기초 전극의 배향을 이용한 선택 에피택셜 성장, 혹은 도금에 의한 막 성장 등의 방법이 필요해져, 통상의 막 퇴적법(증착, 스퍼터, CVD법 등)을 이용할 수 없다. 그 때문에, 이 비어 홀 내에 선택적으로 퇴적시키는 방법에서는, 이온 도전체 및 상부 전극을 형성하는 것이 매우 곤란하다. 또한, 전술한 새로운 타입의 기억 소자에서는, 모두 종래의 반도체 제조 프로세스에서는 경험하지 못한 재료에 의해, 기억 소자를 구성하고 있다. 그리고, 이러한 신규의 재료에 대하여, RIE법에 의한 가공을 행하고자 하면, 구성 원소에 따라서는 기상화하는 것이 곤란하거나, 기상화가 가능하여도, 반응 가스의 선택이나 에칭 조건의 최적화 등의 검토를 필요로 하거나 한다. 특히, 미세 가공 기술이 진행하여, 리소그래피에 의한 가공 정밀도가 100㎚ 이하, 나아가서는 50㎚ 이하로 된 경우에는, 길이로 수㎚ 정도 이하라고 하는, 매우 높은 가공 정밀도의 에칭 기술이 필요로 되기 때문에, 종래의 에칭 기술에서는 곤란하다. 또한, 이와 같은 신규의 재료를 사용한 경우에는, 통상의 막 퇴적법을 이용하여, 비선택적인 성장에 의해 기억 소자를 구성하는 각 층을 형성하고자 하면, 비어 홀 내의 막의 불균일성(예를 들면 막 두께의 불균일성) 등의 퇴적 상태에 관한 문제를 일으키거나, 성막 후의 CMP(화학적 기계적 연마)법 혹은 에칭 기법에 의한 막의 제거 공정에서의 조건의 최적화의 검토를 필요로 하거나 한다. 따라서, 전술한 새로운 타입의 기억 소자는, 제조 수율을 향상시키기 위해서, 매우 긴 개발 기간이 필요하게 된다고 하는 문제가 있다. 그런데, 반도체 제조 프로세스 등에서, 미세한 형상의 가공을 행하는 방법으로서, 심자외광, 극자외광, 전자선 등을 광원으로서 이용한 리소그래피 기술이 이용되고 있다. 이 리소그래피 기술에 따르면, 100㎚ 이하의 매우 미세한 형상을 가공하는 것이 가능하다. 이 리소그래피 기술은, 초점 심도를 충분히 깊게 하는 것이 곤란하기 때문에, 가공 분해능 혹은 정밀도가, 피노광면 높이의 웨이퍼면 내 분포에 의존한다. 그리고, 피노광면이 예를 들면 실리콘 기판 등의 반도체 기판의 표면인 경우에는, 기판의 표면이 정밀도가 높은 연마가 실시되어 있고, 피노광면 높이가 충분한 균일성을 갖고 있다. 이 때문에, 예를 들면 MOS 트랜지스터의 게이트의 패터닝 가공을, 매우 높은 분해능으로, 정밀도 좋게 행하는 것이 가능하다. 이에 대하여, 실리콘 기판에 성막이나 에칭 가공 등의 복수의 공정을 행한 후에는, 막 두께의 불균일, 에칭이나 연마 등의 가공량의 불균일, 혹은, 부위에 따라 구성 재료가 서로 다른 경우의 재료에 의한 가공량의 차 등에 기인하여, 초기의 기판 표면 정도의 피노광면의 높이 분포를 얻는 것이 곤란하다. 이 때문에, 예를 들면, 배선 공정에서의 리소그래피의 분해능은, MOS 트랜지스터의 게이트의 가공 공정의 분해능보다도 뒤떨어진다. 따라서, 선택 소자 예를 들면 MOS 트랜지스터와 저항 변화 소자를 이용하여 메모리 셀을 구성한 새로운 타입의 기억 소자는, MOS 트랜지스터 소자에 의해서만 메모리 셀을 구성할 수 있는 플래시 메모리 등과 비교하여, 동일 파장의 노광 광원을 이용하여도, 동등한 리소그래피의 분해능을 얻는 것이 곤란하다. 그 결과, 메모리 셀이 어레이 형상으로 배치된 메모리 디바이스를, 고밀도로 제조하는 것이 곤란해진다. 전술한 문제의 해결을 위해서, 본 발명에서는, 용이하게 또한 고밀도로 제조하는 것이 가능하게 되는 구성의 기억 소자를 제공하는 것이다. 본 발명의 기억 소자는, 2개의 전극 사이에 기록층을 갖고 이루어지고, 이들 2개의 전극에 극성이 서로 다른 전위를 인가함으로써, 가역적으로 기록층의 저항값이 변화되는 저항 변화 소자에 의해, 각각의 메모리 셀이 구성되고, 인접하는 복수의 메모리 셀에서, 저항 변화 소자의 기록층을 구성하는 적어도 일부의 층이 동일 층에 의해 공통으로 형성되어 있는 것이다. 전술한 본 발명의 기억 소자의 구성에 따르면, 2개의 전극 사이에 기록층을 갖고 이루어지고, 이들 2개의 전극에 극성이 서로 다른 전위를 인가함으로써, 가역적으로 기록층의 저항값이 변화되는 저항 변화 소자에 의해, 각각의 메모리 셀이 구성되어 있기 때문에, 이 저항 변화 소자의 저항값을, 고저항과 저저항 사이에서 가역적으로 변화시킬 수 있고, 저항 변화 소자의 저항 상태를, 정보로서 메모리 셀에 기억시킬 수 있다. 또한, 인접하는 복수의 메모리 셀에서, 저항 변화 소자의 기록층을 구성하는 적어도 일부의 층이 동일 층에 의해 공통으로 형성되어 있음으로써, 기억 소자를 제조할 때에, 공통으로 형성되어 있는 층에 대해서는, 메모리 셀마다의 국소적인 기록막의 퇴적 혹은 패터닝 가공이 불필요해지기 때문에, 패터닝의 정밀도가 완화되어, 용이하게 패터닝을 행하는 것이 가능하게 된다. 또한, 상기 본 발명의 기억 소자에서, 저항 변화 소자에 동작 전압을 인가하기 위한 배선보다도, 저항 변화 소자가 상방에 형성되어 있는 구성으로 하는 것이 가능하다. 이와 같은 구성으로 함으로써, 저항 변화 소자를 형성하기 전에, 기억 소자의 구동에 필요한 미세 배선을 형성하게 되기 때문에, 배선층 간의 절연막의 형성에 필요한 고온(예를 들면 350℃ 이상)에서의 프로세스를, 저항 변화 소자의 예를 들면 기록막을 퇴적한 후에는 행할 필요가 없어지기 때문에, 고온 하에서 막 구조의 변화 등을 일으키는 재료이어도, 저항 변화 소자에 사용하는 것이 가능하게 된다. 전술한 본 발명에 따르면, 기억 소자를 제조할 때에, 공통으로 형성되어 있는 층에 대해서는, 패터닝의 정밀도가 완화되어, 용이하게 패터닝을 행하는 것이 가능하게 되기 때문에, 제조 수율을 대폭 향상할 수 있다. 따라서, 메모리 셀의 사이즈를 미세화하더라도, 기억 소자를 용이하고 수율 좋게 제조할 수 있기 때문에, 메모리 셀의 밀도를 높이는 것이 가능하게 된다. 이에 의해, 기억 소자의 기억 용량의 증대나, 메모리의 소형화를 도모하는 것이 가능하게 된다. 또한, 종래의 반도체 프로세스에서 경험하지 못한 신규의 재료(원소나 조성)를, 전극이나 기록층에 사용한 경우라도, 기억 소자를 용이하고 수율 좋게 제조하는 것이 가능하게 되기 때문에, 가공 기술의 개발에 필요로 하는 기간을 대폭 단축하는 것이 가능하다. 또한, 신규의 재료를 기록층 등에 사용한 경우라도, 저렴한 구세대의 리소그래피 장치나 제조 공정으로 대응하는 것이 가능하게 되기 때문에, 기억 소자의 제조 코스트를 대폭 삭감하는 것이 가능하게 된다. 그리고, 메모리 셀의 밀도나 기억 소자의 제조 수율을 결정하는 요인이, 저항 변화 소자의 구성과는 관계가 없는, 종래의 반도체 양산 기술에서 사용되고 있는, 재료·리소그래피 프로세스·에칭 프로세스·연마 프로세스에 의해 결정되게 되기 때문에, 종래 기술을 용이하게 유용할 수 있다. 또한, 저항 변화 소자에 동작 전압을 인가하기 위한 배선보다도, 저항 변화 소자가 상방에 형성되어 있는 구성으로 하였을 때에는, 고온 하에서 막 구조의 변화 등을 일으키는 재료도, 저항 변화 소자에 사용하는 것이 가능하게 되기 때문에, 저항 변화 소자의 재료의 선택의 자유도를 크게 할 수 있다. 따라서, 예를 들면, 저항 변화율 등의 특성이 양호한 재료나, 저렴한 재료를 저항 변화 소자에 사용하는 것도 가능하게 된다. 이에 의해, 기억 소자의 메모리 셀에 기록된 정보의 판별을 용이하게 하거나, 기억 소자의 가격이나 제조 코스트를 저감하거나 하는 것이 가능하게 된다.