넓은 밴드갭 반도체 재료로 이루어진 래터럴 트렌치 전계 효과 트랜지스터, 그 제조 방법 및 그러한 트랜지스터를 통합하는 집적 회로 document_id A220623052625

실리콘 카바이드(SiC) 또는 3족 질화물계 화합물 반도체(예를 들어, 갈륨 질화물 GaN)과 같은 넓은 밴드갭 반도체 재료(EG 003e# 2eV)는 고전력, 고온 및/또는 내방사선 전자 기기(radiation resistant electronics)에 이용하기에 매우 매력적이다. SiC 전력 정류기 및 RF 트랜지스터는 현재 시판중이며 SiC 전력 스위치와 GaN 마이크로웨이브 트랜지스터는 가까운 미래에 시판될 것으로 예상된다. 재료 특성과 처리 기술에 있어서의 근본적인 차이 때문에, CMOS(Complementary Metal Oxide Semicondudtor) 또는 직접 결합 FET 로직(DCFL)과 같은 전통적인 Si 또는 GaAs 집적 회로(IC) 기술은 대부분의 경우에 넓은 밴드갭 반도체 산업에 용이하게 적용할 수 없다. SiC NMOS 및 CMOS 디지털 및 아날로그 IC의 제조를 위한 몇몇 시도가 지난 10년간 보고되었다(예를 들어, [1],[2]). SiC로 이루어진 모노리딕 CMOS 집적 디바이스 및 이의 제조 방법은 2002에 특허되었다[3]. 더욱이, SiC 래터럴 DMOS 전계 효과 트랜지스터(LDMOSFET)(예를 들어, [4],[5])의 최근 개발은 이론적으로는 MOSFET 기반의 제어 회로 및 전력 스위치의 모노리딕 집적이 스마트 전력 전자 기기에 이용될 수 있게 해준다. 그러나, 일정한 이슈들로 인해 MOSFET 기반의 SiC 집적 회로를 고온 및/또는 방사선 내성이 요구되는 애플리케이션에 이용하는 것이 제약을 받고 있다. 첫번째 그러한 이슈는 실리콘에 비해서 SiO2에 대한 SiC의 헐씬 작은 도전 밴드 오프에 기인한 온 스테이트 절연체 신뢰도이다[6],[7]. 이 이슈는 고온 및 심한 방사선 환경에서 아주 중요하다. 다른 이슈는 절연체에서 SiC/SiO2 인터페이스에서의 높은 인터페이스 상태 밀도 및 높은 부동 전하 밀도에 기인한 낮은 인버젼 채널 이동도; 및 인터페이스 상태의 이온화에 기인한 온도에 따른 상당한 임계 전압 시프트를 포함하고 있다. SiC IC에 이용할 수 있는 다른 트랜지스터 후보로는 금속 반도체 전계 효과 트랜지스터(MESFET)가 있다. SiC MESFET 모노리딕 마이크로웨이브 집적 회로(MMICS)는 지난 10년간 상당히 주목받아왔음에도 불구하고(예를 들어, [8]), SiC MESFET 로직 및 아날로그 회로(예를 들어, [9])를 구축하려는 시도는 거의 발표되지 않았다. MOSFET 및 MESFET 접근방식에 대한 대안이 래터럴 JFET 기반의 IC의 이용이다. 홈형 게이트 구조를 이용하는 수직 채널 JFET의 예는 미합중국 특허 제4,587,712호[10]에서 찾아볼 수 있다. SiC로 형성된 래터럴 JFET의 예는 미합중국 특허 No.5,264,713[11]에서 찾아볼 수 있다. 저항성 부하가 있는 개량 모드 JFET 디지털 IC도 보고되었다[12]. JFET 기반의 IC도 또한 상보적인(미합중국 특허 No. 6,503,782[13]에 발표된 바와 같은 n형 및 p형 채널 또는 강화 공핍(n형 채널))형태로 구현될 수 있다. SiC JFET는 온도에 따른 임계 전압 시프트가 거의 없으면서 방사선 내성이 있는 것으로 증명되었다[14]. 이러한 접근 방식의 주요 결함은 스마트 전력 전자 기기용으로 전력 스위치가 있는 저전압 제어 회로의 모노리딕 집적을 성취하기 어렵다는 것이다. 003c#발명의 개요003e# 제1 실시예에 따르면, 대향하는 제1 및 제2 주면을 구비하는 기판과, 상기 기판의 제1 주면 상에 n형 반도체 재료로 이루어진 드레인 층과, 상기 드레인 층의 일부가 노출되도록 상기 드레인 층상에 있으며 상기 드레인 층과는 같은 공간에 있지않은 n형 반도체 재료로 이루어진 드리프트 층- 상기 드리프트 층은 상기 드레인 층보다 도전율이 낮다 -과, 상기 드레인 층 상에 이격되어 있는 하나 이상의 개별적인 돌출 영역- 이들 돌출 영역 각각은 상기 드리프트 층상의 n형 반도체 재료로 이루어진 채널 영역과 상기 채널 영역 상의 n형 반도체 재료로 이루어진 소스 영역을 포함하며, 상기 소스 영역의 재료는 도전율이 상기 채널 영역의 도전율보다 높음- 과, 상기 하나 이상의 돌출 영역에 인접한 상기 드리프트 층상에 있으며 상기 드리프트 층 및 상기 채널 영역(들)의 n형 재료와 함께 정류 접합을 형성하는 p형 반도체 재료로 이루어진 게이트 영역과, 상기 게이트 및 소스 영역 상에 있으며 상기 드레인 층의 노출부 상에 있는 오믹 접촉을 포함하는 접합형 전계 효과 트랜지스터가 제공된다. 이 실시예에 따르면, 상기 소스 영역은 상기 채널 영역과 같은 공간에 있을 수 있다. 제2 실시예에 따르면, 대향하는 제1 및 제2 주면이 있는 기판과, 각각이 상기 기판의 상기 제1 주면 상의 서로 다른 위치에 있는 제1 및 제2 접합형 전계 효과 트랜지스터를 포함하는 반도체 디바이스가 제공되며, 상기 접합형 전계 효과 트랜지스터들 각각은: 드레인 층을 둘러싸는 상기 기판의 부분들이 노출되도록 상기 기판의 제1 주면상에서 같은 공간에 있지않은 n형 반도체 재로 이루어진 드레인 층과, 상기 드레인 층의 일부가 노출되도록 상기 드레인 층상에 있으며 상기 드레인 층과는 같은 공간에 있지않은 n형 반도체 재료로 이루어진 드리프트 층- 이 드리프트 층은 상기 드레인 층보다 도전율이 낮다- 과, 상기 드레인 층상에 이격되어 있는 하나 이상의 개별적인 돌출 영역- 이들 돌출 영역 각각은 상기 드리프트 층상의 n형 반도체 재료로 이루어진 채널 영역과 상기 채널 영역 상에 n형 반도체 재료로 이루어진 소스 영역을 포함하며, 상기 소스 영역의 재료는 도전율이 상기 채널 영역의 도전율보다 높음- 과, 상기 하나 이상의 돌출 영역들에 인접한 상기 드리프트 층상에 있으며 상기 드리프트 층 및 상기 채널 영역(들)의 n형 재료와 함께 정류 접합을 형성하는 p형 반도체 재료로 이루어진 게이트 영역과, 상기 게이트 및 소스 영역 상에 있으며 상기 드레인 층의 노출부 상에 있는 오믹 접촉을 포함한다. 상기 제1 접합형 전계 효과 트랜지스터는 제1 임계 전압을 가질 수 있고 상기 제2 접합형 전계 효과 트랜지스터는 제1 임계 전압의 값과 다른 값을 갖는 제2 임계 전압을 가질 수 있다. 제3 실시예에 따르면, 대향하는 제1 및 제2 주면을 구비하는 기판과, 상기 기판의 제1 주면 상에 n형 반도체 재료로 이루어진 드레인 층과, 상기 드레인 층의 일부가 노출되도록 상기 드레인 층상에 있으며 상기 드레인 층과는 같은 공간에 있지않은 n형 반도체 재료로 이루어진 드리프트 층- 이 드리프트 층은 상기 드레인 층보다 도전율이 낮다- 과, 상기 드레인 층 상에 이격되어 있는 하나 이상의 개별적인 돌출 영역- 이들 돌출 영역 각각은 상기 드리프트 층상의 n형 반도체 재료로 이루어진 채널 영역과 상기 채널 영역 상에 n형 반도체 재료로 이루어진 소스 영역을 포함하며, 상기 소스 영역의 n형 반도체 재료는 도전율이 상기 채널 영역의 도전율보다 높음- 과, 상기 드리프트 영역 및 채널 영역(들)과 금속 반도체 정류 접합을 형성하는 상기 하나 이상의 돌출 영역들에 인접한 상기 드리프트 층상의 금속 층과, 상기 소스 영역 상에 있으며 상기 드레인 층의 노출부 상에 있는 오믹 접촉을 포함하는 전계 효과 트랜지스터가 제공된다. 이 실시예에 따르면, 상기 소스 영역은 상기 채널 영역과 같은 공간에 있을 수 있다. 전술한 실시예들 중 임의 실시예에 따른 전계 효과 트랜지스터는 다수의 돌출 영역을 포함할 수 있다. 이 돌출 영역은 메이저 및 마이너 디멘젼을 갖고 있는 가늘고 긴 형태일 수 있다. 이 돌출 영역들은 이 돌출된 영역들의 메이저 디멘젼이 서로 평행하게 되어 있다. 다수의 돌출 소스 영역들은 마이너 디멘젼의 방향으로 규칙적인 간격으로 서로 이격될 수 있다. 상기 게이트 영역은 인접한 돌출 영역들 사이에 연장되는 다수의 핑거를 포함할 수 있다. 제4 실시예에 따르면, 대향하는 제1 및 제2 주면을 구비하는 기판과, 상기 기판의 상기 제1 주면 상에 n형 반도체 재료로 이루어진 드레인 층과, 상기 드레인 층의 일부가 노출되도록 상기 드레인 층상에 있으며 상기 드레인 층과는 같은 공간에 있지않은 n형 반도체 재료로 이루어진 드리프트 층- 이 드리프트 층은 상기 드레인 층보다 도전율이 낮다- 과, 상기 드리프트 층 내에 형성된 p형 반도체 재료로 이루어진 게이트 영역과, 상기 드리프트 층 상에 있으며 상기 게이트 영역과 정류 접합을 형성하는 n형 반도체 재료로 이루어진 채널 영역과, 상기 채널 영역 상에 n형 반도체 재료로 이루어진 소스 영역- 이 소스 영역의 반도체 재료는 도전율이 상기 채널 영역의 도전율보다 높다- 과, 상기 소스 영역 및 상기 드레인 층의 노출부 상에 오믹 접촉을 포함하는 전계 효과 트랜지스터가 제공된다. 이 실시예에 따르면, 소스, 채널 및 드레인 영역들은 같은 공간에 있을 수 있다. 또한, 게이트 영역은 다수의 핑거를 포함할 수 있다. 전술한 실시예들 중 임의의 실시예에 따른 전계 효과 트랜지스터에 있어서, 드레인 층, 드리프트 층, 게이트 영역, 채널 영역 및 소스 영역의 반도체 재료는 적어도 2eV의 EG(예를 들어, SiC 또는 GaN과 같은 3족 질화물계 화합물 반도체 재료)를 가질 수 있다. 전술한 실시예들 중 임의의 실시예에 따른 전계 효과 트랜지스터에 있어서, 기판은 반절연, p형, 또는 p형 버퍼층이 위에 있는 n형으로 이루어지는 그룹으로부터 선택될 수 있으며, p형 버퍼층은 기판의 제1 주면을 형성한다. 다른 실시예에 따르면, 공통 기판상에 배치된 앞서 언급한 실시예들중 임의 한 실시예에서 전술한 다수의 전계 효과 트렌지스터를 포함하는 집적 회로가 제공된다. 이 집적 회로는 제1 임계 전압을 갖는 제1 전계 효과 트랜지스터 및 제1 임계 전압과는 다른 제2 임계 전압을 갖는 제2 전계 효과 트랜지스터를 포함할 수 있다. 다른 실시예에 따르면, 다층 구조를 선택적으로 에칭하는 단계를 포함하는 전계 효과 트랜지스터 제조 방법이 제공된다. 이 실시예에 따르면, 다층 구조는 대향하는 제1 및 제2 표면을 구비하는 기판과, 상기 기판의 상기 제1 주면상에 n형 반도체 재료로 이루어진 드레인 층과, 상기 드레인 층 상에 n형 반도체 재료로 이루어진 드리프트 층- 이 층의 도전율이 상기 드레인 층의 도전율보다 낮다- 과, 인접한 게이트 영역들 사이에 있으며 인접한 게이트 영역들과 접촉하는 상기 드리프트 층상에 n형 반도체 층으로 이루어진 채널 층과, 상기 채널 영역 상에 n형 반도체 재료로 이루어진 소스 층- 이 소스 층의 도전율은 상기 채널 층보다 높다- 을 포함한다. 이 실시예에 따른 방법은 상기 소스 층을 통해서 그리고 부분적으로 상기 채널 층을 통해서 선택적으로 에칭하여 적어도 하나의 돌출 소스 영역을 형성하는 단계와, 상기 적어도 하나의 돌출 영역에 인접한 상기 채널 층의 노출부들에 p형 도펀트의 이온을 선택적으로 주입하는 단계와, 하부 드레인 층을 노출하기 위해 상기 주입된 채널 층 및 하부 드리프트 층의 노출부들을 통해서 선택적으로 에칭하는 단계와, 하부 기판을 노출시키기 위해 상기 드레인 층의 노출부들을 통해서 선택적으로 에칭하여 에칭된 구조를 형성하는 단계를 포함한다. 다른 실시예에 따르면, 다층 구조상에 p형 도펀트를 선택적으로 주입하는 단계를 포함하는 전계 효과 트랜지스터를 제조하는 방법이 제공된다. 이 실시예에 따르면, 다층 구조는 대향하는 제1 및 제2 주면을 구비하는 기판과, 상기 기판의 제1 주면 상에 n형 반도체 재료로 이루어진 드레인 층과, 상기 드레인 층 상에 n형 반도체 재료로 이루어진 드리프트 층- 이 드리프트 층의 도전율은 상기 드레인 층의 도전율보다 낮다- 을 포함한다. 이 실시예에 따른 방법은 게이트 영역을 형성하기 위해 상기 드리프트 층에 p형 도펀트를 선택적으로 주입하는 단계와, 상기 드리프트 층의 주입된 표면상에 n형 반도체 재료의 채널 층을 피착하거나 성장시키는 단계와, 상기 채널 층 상에 n형 반도체 재료로 이루어지며 도전율이 상기 채널의 도전율보다 높은 소스 층을 피착하거나 성장시키는 단계와, 하부 드레인 층을 노출시켜 돌출 영역을 형성하기 위해 상기 소스 층, 상기 채널 층 및 상기 주입된 드리프트 층을 통해 선택적으로 에칭하는 단계와, 하부 기판을 노출시켜 에칭된 구조를 형성하기 위해 노출된 드레인 층의 부분들을 통해 선택적으로 에칭하는 단계를 포함한다. 다른 실시예에 따르면, 다층 구조를 선택적으로 에칭하는 단계를 포함하는 전계 효과 트랜지스터 제조 방법이 제공된다. 이 실시예에 따르면, 다층 구조는 대향하는 제1 및 제2 주면을 구비하는 기판과, 상기 기판의 상기 제1 주면 상에 n형 반도체 재료로 이루어진 드레인 층과, 상기 드레인 층 상의 n형 반도체 재료로 이루어진 드리프트 층- 이 드리프트 층은 상기 드레인 층보다 도전율이 낮다- 과, 상기 드리프트 층 상에 n형 반도체 재료로 이루어진 채널 영역과, 상기 채널 영역 상에 n형 반도체 재료로 이루어진 소스 영역- 이 소스 층의 도전율은 상기 채널 층의 도전율보다 높다- 을 포함한다. 이 실시예에 따른 방법은 하부 드리프트 층을 노출시켜 적어도 하나의 돌출 영역을 형성하기 위해 상기 소스 및 채널 층을 통해서 선택적으로 에칭하는 단계와, 하부 드레인 층을 노출시키기 위해 드리프트 층의 노출부들을 통해 선택적으로 에칭하는 단계와, 하부 기판을 노출시키기 위해 상기 드레인 층의 노출부들을 통해 선택적으로 에칭하는 단계와, 상기 드리프트 층의 노출부들과 접촉하는 쇼트키 금속을 피착하는 단계를 포함한다. 전술한 실시예들 중 임의의 실시예에 따른 방법은 도펀트를 반응시키기 위해 p형 도펀트의 주입 후의 어닐링 처리를 더 포함할 수 있다. 전술한 실시예들 중 임의 실시예에 따른 방법은 상기 에칭된 구조의 노출된 표면상의 유전 재료층을 성장시키거나 피착하는 단계와, 상기 기판의 상기 제1 주면에 평행한 드레인, 게이트 및 소스 영역들의 하부 부분들을 노출시키기 위해 상기 유전 재료를 이방식으로 에칭하는 단계와, 드레인, 게이트 및 소스 영역의 노출부 상에 금속을 피착하는 단계를 더 포함한다. 전술한 실시예들 중 임의 실시예에 따른 방법에 있어서, 반도체 재료는 SiC일 수 있다. 반도체 재료가 SiC일 때, 이 방법은 금속/반도체 재료 인터페이스의 금속이 반응해서 금속 실리사이드가 형성되도록 드레인, 게이트 및 소스 영역들의 노출부 상에 금속을 피착시킨 후에 어닐링하는 단계와, 반응하지 않은 금속을 제거하는 단계를 더 포함한다. 반응하지 않은 금속은 산 에칭을 이용하여 제거할 수 있다. 전술한 실시예들 중 임의 실시예에 따른 방법에 있어서, 다수의 돌출 영역들이 형성될 수 있다. 다수의 돌출 영역들은 가늘고 긴 형태일 수 있으며 메이저 및 마이너 디멘젼을 가질 수 있다. 돌출된 영역들은 돌출된 소스 영역들의 메이저 디멘젼이 서로 평행하도록 배향될 수 있다. 다수의 돌출 소스 영역들은 마이너 디멘젼의 방향으로 규칙적인 간격으로 서로 이격될 수 있다. 전술한 실시예들 중 임의 실시예에 따른 방법에 있어서, 다수의 에칭된 구조는 싱글 기판상에 형성되며 상기 드레인 층을 통한 에칭이 각각의 에칭된 구조를 분리한다.