콜로이드성 실리카계 화학 기계적 연마 슬러리 document_id A220623052645

CMP에 사용되는 연마 조성물이 이 기술분야에 잘 알려져 있다. 예를 들어, 이러한 조성물 또는 슬러리가 고밀 집적회로와 같은 기판으로부터 다른 층을 제거하기 위해 사용될 수 있다. 상기 회로는 일반적으로 전도성, 반도전 또는 절연층의 연속적인 부착에 의해 실리콘 웨이퍼와 같은 기판위에 형성된다. 상기 층이 후속적으로 부착되고 에칭됨에 따라, 기판의 가장 위 또는 바깥 표면이 연속적으로 덜 평편해진다. 초과 등급의 표면 비평면도는 기판 표면의 품질에 영향을 미치며, 일부 경우에는, 제조 공정 도중에 원하는 고해상 반도체 특징 패턴의 형성을 제한할 수 있다. CMP 조성물은 기판 또는 반도체 장치의 평면화 및 초과 표면 금속의 제거에 기여한다. 기판 제조의 각 단계에서, CMP 조성물 또는 슬러리는 연속적인 층의 제조시 기판 표면을 연마하는데 사용될 수 있다. CMP 조성물은 수성 매질에 부유된 실리카 또는 알루미나와 같은 연마성 물질을 함유한다. 상기 연마물질은 두개의 상이한 방법을 사용하여 형성되며, 이에 따라 건식 및 콜로이드성 연마물질로 결과된다. 예를 들어, 상기 건식 실리카 입자는 SiCl4 연소공정으로부터 제조될 수 있으며, 대부분의 콜로이드성 실리카는 Si 금속과의 화학반응을 이용한 졸겔 공정으로부터 용액 성장되거나 제조될 수 있다. 입자의 고형분 % 및 종류에 따라서, 동일한 농도의 경우에, 일반적으로 건식 실리카는 그 예리한 엣지성질로 인해 콜로이드성 입자보다 높은 표면 제거 속도를 나타낸다. 유사한 이유로, 건식 입자를 사용하는 경우, 결함밀도는 보다 높고, 조정가능성이 낮은 경향을 보인다. 예를 들어, 매우 높은 코럴 또는 블랙 다이아몬드(유전성) 제거 속도로 집적 회로 제조 공정 및 후속적인 수행에 방해될 수 있는 바람직하지 못한 영향이 결과된다. 반대로, 콜로이드성 입자는 보다 균일한 입자-크기 분포를 가지며 표면결함을 최소화시키고 표면 토포그라피가 개선된다. 구리-함유 층의 CMP용 슬러리의 사용은 또한 130nm 기술노드 및 그 이상에 잘 알려진 상업화 공정이다. Intel, Texas Instrument, 및 IBM을 포함하는 제조사는 하이 볼륨 제조(HVM)으로 공정을 실시하고 있다. 일반적으로, 상기 공정은 2단계-연마 방식을 이용한다. 제 1단계에서, Ta에 높은 선택성을 갖는 높은 Cu-제거 속도의 슬러리를 사용하여 벌크의 Cu를 제거한다. 제 2단계에서, 배리어 (Ta 또는 TaN)를 제거하여 토포그라피가 우수해지고 결함성이 낮아진다. 본 명세서에서 사용되는 바와 같이, 결함성은 CMP 도중에 기판상의 거대 또는 미세한 스크래치와 같은 표면 결함의 수준을 의미한다. 바람직한 토포그라피를 이루기 위해, 상기 배리어-제거 슬러리가 미국특허 제 6,083,840호 (Mravic et al)에 개시된 바와 같이 높은 또는 낮은 선택성 조성물을 사용할 수 있다. 상기 조성물은, 광학 토포그라피를 위한 특정한 임의의 첨가제와 함께 연마제, 산화제 및 카르복시산을 사용한다. 이러한 슬러리의 예는 미국특허공개 제 20030064671호(Pasqualone et al.)에 개시된 바와 같이 Cu10K-2(Planar Solution 제조)이다. 상기 슬러리는 130nm 및 90nm 배리어 연마 적용을 위한 연마제로서 건식 실리카를 사용한다. 이러한 적용에서는 유전물질로서 테트라에틸오르쏘실리케이트(TEOS) 또는 플루오르화 실리케이트 글라스(FSG)를 사용한다. 그러나, 이러한 통상의 130nm 슬러리 즉, Cu10K-2는 일반적으로 65nm 연마, 특히 결함도 예상에 적합하지 않다. 탄소 도핑 산화물(CDOs) 및 내부층 유전물질로서 저-k 물질을 사용하는 차세대 웨이퍼(65nm 및 일부 90nm 기술 노드)는 이들이 TEOS 복합체와 비교하여 상당히 기판 결함에 대해 민감하기 때문에 유일한 과제로 남겨진다. 보다 근래의 세대와 관련하여 협소한 라인은 보다 작인 기판 마이크로-스크래치 및 입자가 중요하거나 또는 킬러 결함이 될 수 있음을 제공한다. 둘째로, 상기 기판은 저-k, Cu, 및 Ta와 같은 다른 요인과 결합되는 보다 정밀한 평면 기하학을 가지며, "FANG" 또는 "타이거 티스" 프로파일에 의해 특징화되는 킬러 결함의 입자상 형태를 유도하며, 따라서 전류 누출 및 수득율 손실이 결과된다. 게다가, CDOs를 갖는 웨이퍼는 상대적으로 비-균일한 탄소 도핑을 가지며, 이는 상이한 평편한 필름 및 패턴화된 웨이퍼 CDO 제거 속도를 생성하며, 반대로, 패턴화된 웨이퍼 상에서 관찰된 손실이 집적을 방해한다. 상이한 어레이 사이의 중간층 유전(ILD) 손실의 비-균일성은 또는 제조 도중에 바람직하지 않다. 본 명세서에서 사용되는 바와 같이, ILD 손실은 연마도중에 얼마나 많은 절연 물질이 소비되는가에 관한 것이며(부식성), 이는 연마 시간을 조절하여 제어될 수 있다. 구리-도핑 산화물 및 Cu 사이의 접착 또는 디라미네이션 반응은 CMP 공정 도중에 보다 낮은 다운-포스 연마(DF)를 요구하는 경향이 있으며, 이는 보다 얇은 배리어 및 웨이퍼를 사용하는 특징적 기술 노드를 위한 재료 처리량을 위험하게 할 수 있다. 이에, 본 발명의 목적은 기판 또는 반도체 웨이퍼 표면 위에 표면 결함을 최소화하면서, 높은 물질 제거속도를 포함하는 바람직한 표면 평면화를 제공하는 CMP용 콜로이드성 제조 연마제를 제공하고자 하는 것이다.