박막 트랜지스터 및 이를 형성하는 프로세스 document_id A220623052669

유기 전자 장치를 비롯한 전자 장치는 계속하여 일상 생활에서 더 광범위하게 사용되고 있다. 유기 전자 장치의 예는 유기 발광 다이오드(Organic Light-Emitting Diode, OLED)를 포함한다. 활성 매트릭스(Active Matrix) OLED(AMOLED) 디스플레이는 각각이 그 자신의 픽셀 회로를 갖는 픽셀들을 포함한다. 아주 많은 수의 픽셀 회로가 제안되어 있다. 기본적인 회로 설계는 2-트랜지스터, 1-커패시터(2T-1C) 설계를 포함한다. 이 트랜지스터는 n-채널, p-채널 또는 이들의 조합일 수 있다. 한쪽 트랜지스터는 선택 트랜지스터이고, 다른쪽 트랜지스터는 구동 트랜지스터이다. 일반적으로, 트랜지스터는 TFT이다. TFT 및 유기 활성층은 시간에 따라 열화된다. 이 열화를 보상하기 위해 제안되어 있는 한가지 픽셀 설계는 구동 트랜지스터와 직렬로 연결되는 다른 트랜지스터를 추가하는 것을 포함한다. 어떤 예에서, n-채널 트랜지스터가 사용되는 경우, 추가의 트랜지스터는 그의 드레인 영역이 Vdd 전원 라인에 연결되어 있고 그의 소스 영역이 구동 트랜지스터의 드레인 영역에 연결되어 있다. 구동 트랜지스터의 소스 영역은 OLED의 애노드에 연결되어 있고, OLED의 캐소드는 Vss 전원 라인에 연결되어 있다. 온되어 있는 동안에도, 추가의 트랜지스터는 구동 트랜지스터 및 OLED를 통하는 전도 경로에 저항을 부가한다. 부가된 저항은 전력 소모를 증가시키며 OLED의 방출 세기의 증가없이 소산되어야 하는 더 많은 열을 발생한다. 도 1은 픽셀 회로(100)를 나타낸 것이다. 이 픽셀 회로(100)는 선택 트랜지스터(102), 커패시터(104), 구동 트랜지스터(106) 및 OLED(108)를 포함하며, 이들은 2T-1C 픽셀 회로와 유사하게 구성되어 있다. 노드(105)는 선택 트랜지스터(102)와 구동 트랜지스터(106) 사이에 있다. 구동 트랜지스터(106)는 이중 게이트 트랜지스터(double-gated transistor)이고, 제3 트랜지스터(122)는 그의 드레인이 노드(107)에 연결되어 있다. 선택 라인(142) 및 데이터 라인(144)은 선택 트랜지스터(102)에 연결되어 있다. 신호 라인(162, 164)은 제3 트랜지스터(122)에 연결되어 있다. 선택 트랜지스터(102) 및 제3 트랜지스터(122)가 서로 개별적으로 턴온 및 턴오프되어야만 하기 때문에, 선택 라인(142) 및 신호 라인(164)은 서로 연결 또는 결합되어 있지 않다. 상부 게이트(top gate)(166)는 구동 트랜지스터(106)에 연결되어 있다. Vdd, Vss, 및 신호 라인(162)에 대한 전압은 거의 일정한 전압에 있다. 예를 들어, Vdd는 대략 +13V이고, Vss는 대략 -5V이며, 신호 라인(162)은 대략 -12V에 있다. 도 2는 도 1의 회로(100)에서 사용될 수 있는 종래의 이중 게이트 TFT(200)의 일부분의 단면도이다. 이중 게이트 TFT는 기판(202), 제1 게이트 전극(224), 제1 게이트 유전체층(226), 제1 반도체층(242), 제2 반도체층(244), 제2 게이트 유전체층(246), 제2 게이트 전극(260), 제1 소스/드레인 접점 구조(262), 및 제2 소스/드레인 접점 구조(264)를 포함한다. 제2 게이트 전극(260) 및 제1 및 제2 소스/드레인 접점 구조(262, 264)는 거의 동시에 형성된다. 제2 게이트 전극(260) 및 이 전극과 소스/드레인 접점 구조(262, 264) 각각 사이의 공간들 각각의 폭은 전자 장치를 설계하는 데 사용되는 설계 규칙을 위반하지 않고서는 최소 치수보다 좁을 수 없다. 따라서, 소스 접점 구조(262)와 드레인 접점 구조(264) 사이의 거리는 설계 규칙에 의해 허용되는 최소 치수의 적어도 3배이다. 제2 게이트 유전체층(246)은 제2 반도체층(244)을 형성하기 이전에 증착되고 패터닝된다. 또한, 제2 반도체층(244) 및 절연층(280)은 제2 게이트 전극(260)을 형성하기 이전에 형성되고 패터닝된다. 전자 장치의 설계는 일반적으로 패터닝된 층들 간의 어떤 오정렬을 참작한다. 여러가지 설계 고려사항은 설계 규칙에 부합하는 것 및 어떤 오정렬을 참작하는 것(즉, 오정렬 허용오차)을 포함하며, 채널 영역(284)의 물리적 채널 길이(282)는 일반적으로 설계 규칙의 최소 치수의 적어도 3배이다. 설계 규칙에 의해 허용되는 최소 치수가 4 마이크로미터인 경우, 물리적 채널 길이(282)는, 더 길지 않다면, 적어도 12 마이크로미터이다. 예를 들어, 4-마이크로미터 설계 규칙을 사용하는 종래의 이중 게이트 TFT에 대한 상부 게이트 전극의 폭은 대략 4 마이크로미터이고, 채널 영역 상부에 그 중심이 오게 된다. 따라서, 종래의 이중 게이트 TFT에서, 채널 영역의 대부분(대략 2/3)은 상부 게이트 전극으로 덮이지 않는다. 비교적 큰 물리적 채널 길이는 구동 트랜지스터(126)를 통해 전류가 흐를 때 비교적 큰 저항을 갖는다. 전자 소자(108)를 구동하는 데 더 적은 전류가 이용가능하다. 따라서, 원하는 방출 세기를 달성하는 데 더 많은 전력이 필요하게 될 수 있다. 증가된 전력은 구동 트랜지스터(126)에 의한 더 많은 열의 발생을 가져온다. 비교적 큰 채널 영역은 구동 트랜지스터(126)가 얼마나 작게 제조될 수 있는지를 제한한다. 따라서, OLED의 개구율이 필요하게 되는 것보다 더 작을 수 있다. 더 높은 전력 소모, 더 많은 열 발생, 및 더 작은 개구율은 바람직하지 않다.