반도체 기판, 반도체 장치 및 반도체 기판의 제조 방법 document_id A220623052737

큰 격자 부정합(lattice mismatch)를 가진 이종 기판(foreign substrate)상에 섬유아연석 (Wurtzite) 결정 구조를 가지는 3족 금속의 (0001) 방향으로 되는 질화물의 성장은, 예를 들어 사파이어, 탄화 규소(silicon carbide), 실리콘, 산화 아연(zinc oxide)은, 기판의 표면상에 3차원 아일랜드(island)의 형성을 통해 발생한다. 일반적으로, 처음 단계로서, 얇은 층이 낮은 온도에서 기판상에 증착된다. 상기 층은 연속적이나, 나노사이즈의 다결정질 구조를 가진다. 상기 층은 입방정상(cubic phase)과 육방정상(hexagonal phase)의 혼합물로 구성된다. 이후, 온도는 전형적인 성장 온도로 올라가며, 핵생성층(nucleation layer)의 재결정이 발생한다. 재결정 동안에, 연속적인 2차원 층은 파괴되고, 육방정상 물질의 3차원 아일랜드가 형성된 후 기상(gas phase)을 통한 물질 전달의 결과로서 기판 표면상에 성장한다. 상기 아일랜드(island)는 전형적으로 피라미드의 모양을 가진다. 층-기판의 경계면에서의 결정 격자 부정합(lattice mismatch)은 경계면을 따라 지향된 전위선(dislocation line)들과 함께 부적합 전위(misfit dislocations(MDs))를 형성하게 된다. 이들 MDs는 부정합과 관련된 탄성 변형(elastic strain)을 경감시키게 되어서, 장치 구조에 해롭지 않게 된다. 재결정의 초기 단계에서 아일랜드 내부는 본질적으로 전위가 없으며, 작은 양의 관통 전위(threading dislocations(TDs))만을 포함하게 된다. 아일랜드는 또한 [0001] 성장 방향에 대한 결정 격자의 비틀림 오방위(misorientation)를 나타낸다. 2D 평면의 성장 모드로의 전이(transition)는 또 다른 성장과 아일랜드의 융합을 통해 얻어질 수 있다. 아일랜드의 오방위(misorientation)때문에, 주로 에지형(edge type)의 TDs는 융합하는 아일랜드의 경계에서 형성된다. 실제의 3족 질화물 막 내의 TDs의 밀도는 만큼 높을 수 있다. 수직의 TDs는 반응 없이 또 다른 성장 동안에 층을 통해 전파한 후, 전자 및 광전자 장치의 활동 영역에 잔존하게 된다. 이런 높은 TD 밀도의 존재가 장치의 물리적 성능을 변화시킨다는 것이 알려져 있다. TDs의 높은 밀도에 불구하고, TDs는 본질적으로 비평형 결함이 있다. 그러므로 TDs의 수는 적절한 물질의 처리 또는 성장 조건의 선택에 의해 감소될 수 있다. 최근 몇 년 동안 많은 양의 실험 조사와 실용적인 발명들이 3족 질화물 내에 TD 밀도를 감소하도록 지향되어 왔다. 얇고 낮은 온도의 층의 증착을 통해 격자 부정합된 기판상에 결정 에피층의 성장 방법은 미국 특허 제 4,174,422호에서 J.Matthews와 W.Stobbs에 의해 개시되어있다. 막의 경우에는, 상기 결정 에피층의 성장 방법이 미국 특허 제 4855249호에서 I.Akasaki와 N.Sawaki에 의해 개시되어 있다. 낮은 온도 층들상에 성장된 섬유아연석(Wurtzite) 결정 구조를 가진 3족 금속의 질화물의 에피텍셜 층 내에 이루어진 전형적인 TD 밀도는 ~ 정도이다. 상기 방법의 다른 변화들은 이종 기판상에서 3족 금속 질화물의 성장개시에 집중되어 있는 특허들의 중요한 부분을 구성한다. 즉, K.Manabe 등에 의한 미국 특허 제 5,122,845호, S.Nakamura에 의한 미국 특허 제 5,290,393호, Y.Ohba 와 A.Hatano에 의한 미국 특허 제 5,656,832호를 참고한다. 또한 몇 개의 저온도 층을 사용하는 것이 TD 밀도를 감소시킬 수 있다고 미국 특허 제 5,863,811호에서 H.Kawai 등에 의해 제시되어 있다. 격자 부정합된 기판상에 성장된 결정 에피층 내에 전위 밀도의 감소에 대한 몇 가지 다른 기술이 제안되었다. 미국 특허 제 5633516호에 T.Mishima 등은 경사진 격자를 사용하여 일정한 버퍼 층을 제안하였다. 미국 특허 제 5,091,767호에서 J.Bean 등은 "전위 싱크"를 사용하여 기판상에 상기 층의 비결정질의 영역들을 제안하였고, 그 안에 전위는 비결정질 안에 퍼지는 동안 소멸된다. 미국 특허 제 6,657,232호에서 H.Morkoc는 밑에 놓인 물질과 아일랜드에 걸친 제 2 물질의 연속적인 층 상에 형성된 하나의 물질로 된 아일랜드를 포함하는 결함 필터(defect filter)를 개시했다. 지금까지 다른 성질의 기판상에 성장된 에피층 내의 TD 밀도를 감소하기 위해 발견된 가장 효과적인 방법은 선택 영역 성장(SEA)과 개구부를 통해 미리 증착된 절연마스크 위에 있는 층의 에피텍셜 수평성장(epitaxial lateral overgrowth : ELO)이다. 우리가 알고 있는 한에서는 규소(si)상의 GaAs같은 반도체의 선택적인 에피텍시의 기본적인 특징에 의한 처음의 논의가 미국 특허 제 4522661호에서 D.morrison과 T.Daud에 의해 제시되었다. 많은 논문이 매우 부정합된 기판상에서의 다양한 통상적인 3-5족 반도체들의 SEA와 ELO에 집중되었다. 선형의 마스크 패턴을 사용하는 SEA에 의한 사파이어 기판상의 GaN 성장에서 높은 이방성이 존재한다는 것이(Appl. Phys. Lett. 71(9), 1204(1997)) D.Kapolnek 등 에 의해 보고되었다. 수직 성장율과 수평 성장율은 육방 대칭을 가진 반대 방향으로 관련된 극소치와 극대치를 가지는 것으로 보고되었다. (0001) 사파이어 기판상의 질화 갈륨(gallium nitride) 육방 마이크로프리즘의 선택 성장의 가능성은 T. Akasaka 등(Appl. Phys. Lett. 71(15), 2196 (1997))에 의해 성공적으로 증명되었다. ELO 변화는 A.Sakai 등(Appl. Phys. Lett. 71(16), 2259 (1997))과, T.Zheleva 등(Appl. Phys. Lett. 71(17), 2472 (1997))과, 미국 특허 제 6051849호에서 R.Davis 등에 의해 증명되었다. ELO 특징 형태는 마스크 필 팩터(fill factor)에 의해 또한 영향받는다는 것이 M.Coltrin 등(MRS Internet J. Nitride Semicond. Res. 4S1, G6.9(1999))에 의해 발견되었다. 그 밖에, 수직의 성장율이 마스크 줄무늬 개구부(mask stripe opening)의 방향과 필 팩터의 양쪽 모두에 크게 의존하고, 반면에 수평 성장이 필 팩터에 상대적으로 약하게 의존하나 줄무늬 방향에 크게 의존한다는 것이 J.Park 등(Appl. Phys. Lett. 73(3), 333 (1998))에 의해 증명되었다. 예를 들어 D.marx 등에 의한 미국 특허 제 5880485호와 A.Usui 등에 의한 미국 특허 제 6252261호를 참조하면, 이런 기술의 변화의 대부분에서, 마스크된 영역 위에 TDs의 전파는 마스크(도 2 참고)에 의해 차단되고 이들 방법에 의해 성장된 에피텍시 반도체 층들의 결정의 품질은 크게 개선될 것이다. 그러나 이 경우에 전위가 없는 영역은 절연체 줄무늬 위의 좁은 줄무늬로 제한된다. 또한 새로운 전위는 윙(wing) 영역 내의 결정 격자의 기울기 현상 때문에, 이웃한 개구부로부터 과성장 윙들이 만나는 영역 내에 생성된다. (P.Fini 등(J. Cryst. Growth 209, 581(2000))과 A.Romanov 등(J. Appl. Phys. 93(1),106(2003))을 참고) 그러므로 이들 기술은 오직 레이저 다이오드처럼 좁은 장치에 대해서만 사용될 수 있다. ELO 기술의 개선된 변화가 P.Vennegues 등(J. Appl. Phys. 87(9), 4175(2000))에 의해 제안되었다. 상기 제안에서는 전위선 방향이 층-기판 경계면과 평행하게 되도록(도 2b 참고) 수평 성장 동안에 전위 굽힘을 보증하는 성장 모드를 제공한다. 결과적으로, 에피층 표면에 수직한 전위의 또 다른 전파는 방지된다. 이 변화의 불이익 중 하나는 그것들이 엑스 시투(ex situ)공정이라는 것이다. 예를 들어 펜디오(pendio) 에피텍시(K.linthicum 등에 의한 미국 특허 제 6177688호 참고)와 캔틸레버(cantilever) 에피텍시(C.Ashby등에 의한 미국 특허 제 6599362호와 T.M.Katona 등(Appl. Phys. Lett. 79(18), 2907(2001))와 같은, SEA와 ELO 기술의 몇 가지의 변화가 존재하고 있으며, 이들는 3족 금속 헤테로에피택시(heteroepitaxy)의 질화물 내의 전위 감소에 집중되어 있는 특허들의 중요한 부분을 구성하고 있다. 인 시투(in situ) 기술 중에서, 가장 효과적인 것은 기판 또는 바닥 에피텍셜층 상에 절연 물질을 증착하는 것이며, 이는 아단분자층(submonolayer) 두께의 내부 층에 의한 에피 층 표면 영역의 부분적인 임의의 커버리지(coverage) 즉, 반응 방지막 (micromasking)을 생성한다. 증착된 절연 물질은 예를 들어 질화 규소 , 이산화 규소 또는 질화 마그네슘일 수 있다. 증착된 절연 물질은 노출된 기판 영역 내의 3차원의 성장 모드를 촉진하는 항계면활성제(antisurfactant)로서 작동한다. 이때, 에피텍셜 막의 성장은 ELO 기술과 유사한 절연의 노출된 영역의 수평성장을 통해 일어났다. 전위의 부분은 반응방지막(micromask)에 의해 차단되거나 또는 반응방지막이된 영역에 걸친 수평성장 동안에 구부러지고 반도체 기판에 평행하게 된다(B.Beaumont 등에 의한 미국 특허 제 6802902호 참고). 이들 기술의 효율은 마스크 영역이 임의로 분배되고 전위 영역을 선택적으로 처리하여 주지 않는다는 사실에 의해 제한된다. 상기 효율은 또한 덜 전위된 층에서는 더 낮다. 전위의 선택적인 처리를 제공하는 전위 감소 기술은 미국 특허 명세서 20020167022A1에서 N.Ledentsov에 의해 개시되어 있다. 이 기술의 변화들은 또한 특허 명세서 WO 2004/008509 A1 내의 R.Croft 등에 의해 개시되어 있다. 종래의 기술의 설명에 따른 상기 영역에서의 모든 개발에 불구하고, 공지된 해결책은 여전히 많은 결점과 약점을 가진다. 기판의 표면 전체에 걸쳐 매우 감소된 전위 밀도를 가지는 2족 금속의 질화물로 형성된 기판에 대한 요구는 명백하다. 특히, 반도체 장치 층들의 또 다른 에피텍셜 성장에 대한 적절한 표면 특성을 가진 그런 기판을 효과적이고 전적으로 제어가능하도록 제조하는 인시투(in situ) 방법에 대한 요구도 있다.