무 전위의 변형 결정질 막의 제조 방법 document_id A220623054999

규소 기반 CMOS 트랜지스터의 성능을 향상시키기 위하여 변형(strained) 규소가 점차 사용되고 있다. 예를 들어, 인장 변형 규소는 전통적 장치가 물리적 크기 한계에 도달하는 경우 Ion/Ioff 비율 및 트랜스컨덕턴스를 향상시키기 위한 가장 유망한 해결책 중 하나이다. 변형 규소는 또한 CMOS 공정, 표준 MOSFET 아키텍처, 및 회로 설계에 용이하게 통합되는 이의 능력으로 인하여 반도체 기반 장치에 사용하기에도 유망하다. 예를 들어, 변형 규소는 벌크, 입방-결정 규소를 사각형의 일그러진, 2축 변형 규소 표면 박막으로 대체함을 통하여 CMOS 성능 및 기능성의 개선을 가능하게 한다. 또한, 변형 규소 막은 벌크 규소보다 우수한 전자 특성을 갖는다. 예를 들어, 변형 규소 막은 더 큰 전자 및 정공 이동성을 가지고, 이는 NMOS 및 PMOS 트랜지스터에 대한 더 큰 구동 전류 공급 능력이 된다. 변형 규소는 일반적으로 여러 단계를 포함하는 변형 규소 헤테로구조를 사용하여 형성되어 왔다. 먼저 SiGe 합금의 격자 상수를 조작하기 위하여 SiGe의 완화된 (relaxed) 등급화 층을 형성한다. 상기 완화된 SiGe 등급화 층은 Ge 함량이 최종 Ge 조성까지 서서히 증가되는 일련의 층을 갖는 에피택시 성장 (epitaxially grown) 박막이다. 다음으로, 일정 조성의 Ge 막이 성장되어, 잇따른 변형 규소 막이 SiGe 완화된 등급화 층에 고의로 도입된 맞지 않는 전위로부터 공간적으로 분리된다. 마지막 단계는, 일정 조성의 SiGe층의 격자에 합치될 때 2축 응력의 상태로 놓이는 규소 막의 침착이다. 변형 규소는 또한 절연체 상 규소 (silicon-on-insulator, SOI) 장치와 함께 사용되어 왔다. 예를 들어, B. Ghyselen 등은 SMART CUT 공정을 이용하여 절연체 웨이퍼 상에 변형 규소를 가공하는 공정을 개시한다. 문헌 [B. Ghyselen 등, Engineering Strained Silicon on Insulator Wafers with the SMART CUT Technology, Solid-State Electronics 48, pp. 1285-1296 (2004)]을 참고하라. 상기 확인된 공보의 내용은 본원에서 그 전문이 제공된 것처럼 참고로 인용한다. 하나의 공정에 따르면, 인장 변형 규소가 절연체 웨이퍼 상에 형성되며, 이때 에피택시층 스택에서 시작하여 중간 등급화 완충층 상부의 완화된 SiGe로 끝난다. 그 후, 수소 주입이 완화된 SiGe층에 실시되고, SMART CUT 공정이 이용되어 에피택시 스택의 바로 상부를 벗겨내어 또다른 규소 기판으로 이동시킨다. 그 후, 변형 규소층은 완화된 SiGe층 (SGOI) 상부에서 성장된다. 또다른 방법에서, 인장 변형 규소는 도너 (donor) 웨이퍼의 완화된 SiGe층 상에서 직접 성장된다. 그 후, 변형 규소 및 완화된 SiGe층을 함유하는 2 층을SMART CUT 공정을 이용하여 또다른 기판으로 이동시킨다. SiGe층의 제거 이후, 인장 변형 규소층이 노출되어, 절연체 상 변형 규소 (sSOI)을 형성한다. 변형 규소층을 성장시키는 방법이 공지되어 있는 반면, 전위가 실질적으로 또는 완전히 없는 변형 규소를 생성하는 방법 또는 공정에 대한 필요성이 존재한다. 예컨대, 조성이 등급화된 SiGe 완충층의 이용 또는 SiGe의 산화와 같이 변형 규소를 형성하는 통상의 방법은 생성되는 변형 규소층에 관통 (threading) 전위를 생성한다. 심지어 B. Ghyselen 등에 개시된 방법에서도, SiGe층 중 전위가 인접한 변형 규소층으로 이동되거나 전달된다. 변형 규소에 형성된 전위 (특히, 관통 전위)는, 그러나, 장치의 전반적 성능을 해친다. [발명의 요약] 본 발명의 하나의 측면에서, 무 전위의 (dislocation-free) 변형 규소 박막을 형성하는 방법은 2 개의 구부러진 규소 기판을 제공하는 단계를 포함한다. 하나의 기판은 후면의 이산화규소의 존재에 의해 구부러진다. 나머지 기판은 질화규소층의 존재에 의해 구부러진다. 기판 중 하나에 수소 주입이 실시되고, 2 개의 기판은 어닐링(annealing) 공정으로 서로 결합된다. 2 개의 기판이 분리되어, 이에 따라 기판 중 하나의 정면 상에 변형 규소층을 남긴다. 그 후, 이산화규소 또는 질화규소의 후면 층이 제거되어 기판을 실질적으로 평면인 상태로 복구한다. 상기 방법이 이용되어 무 전위의 변형 규소 박막을 형성할 수 있다. 막은 인장 또는 압축 변형 하에 있을 것이다. 본 발명의 하나의 측면에서, 이산화규소층이 제 1 기판의 후면 상에 형성되어, 제 1 기판이 곡선형으로 변형되게 한다. 질화규소층이 제 2 기판의 후면 상에 제공되어 제 2 기판이 곡선형으로 변형되게 한다. 그 후, 제 2 기판의 정면에 수소 이온 주입이 실시된다. 그 후, 제 1 및 제 2 기판의 정면은 어닐링 공정으로 서로 결합된다. 제 2 기판이 제 1 기판으로부터 분리되어 변형 규소층이 제 1 기판의 정면 상에 잔존한다. 제 1 기판의 후면 상의 이산화규소층이 제거되어 제 1 기판을 실질적으로 평면인 상태로 되돌린다. 무 전위의 인장 변형 규소 박막이 이에 따라 형성된다. 상기 기재된 공정의 하나의 측면에서, 제 1 기판의 후면 상의 이산화규소층이 패턴화된다. 상기 공정의 또다른 측면에서, 제 2 기판이 제 1 기판보다 얇은 두께를 갖는다. 제 2 기판의 굴곡의 정도는 제 1 기판의 굴곡의 정도보다 더 클 수 있다. 상기 기재된 공정의 하나의 측면에서, 질화규소층을 제거하고 제 2 기판의 후면에 화학적 기계적 연마 (CMP) 공정을 실시하여 제 2 기판을 재사용할 수 있다. 본 발명의 대안적 측면에서, 제 2 기판의 정면은 SiGe 에칭 정지층 및 이 SiGe 에칭 정지층 상부의 에피택시 성장 규소층을 포함한다. 본 발명의 대안적 측면에서, 질화규소층이 제 1 기판의 후면 상에 형성되어 제 1 기판이 곡선형으로 변형되게 한다. 이산화규소층이 제 2 기판의 후면 상에 제공되어 제 2 기판이 곡선형으로 변형되게 한다. 그 후, 제 2 기판의 정면에 수소 이온 주입이 실시된다. 그 후, 제 1 및 제 2 기판의 정면은 어닐링 공정으로 서로 결합된다. 제 2 기판이 제 1 기판으로부터 분리되어 변형 규소층이 제 1 기판의 정면 상에 잔존한다. 제 1 기판의 후면 상의 이산화규소층이 제거되어 제 1 기판을 실질적으로 평면인 상태로 되돌린다. 무 전위의 압축 변형 규소 박막이 이에 따라 형성된다. 비록 규소 박막이 본원에 기재되어 있는 반면, 기재된 방법 및 공정은 GaAs, InAs, GaN, 및 기타 III-V 및 II-VI 화합물의 반도체 재료와 같은 기타 결정질 막에 동일하게 적용될 수 있다. 추가의 특징 및 이점은 하기 도면 및 바람직한 실시양태의 설명의 검토시 명백할 것이다.